tAH Array clock hold time (" />
參數(shù)資料
型號： EPM3512AQC208-10N
廠商： Altera
文件頁數(shù)： 31/46頁
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 512 208-PQFP
標(biāo)準(zhǔn)包裝： 72
系列： MAX® 3000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 172
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
包裝： 托盤
其它名稱： 544-1994
EPM3512AQC208-10N-ND
Altera Corporation
37
MAX 3000A Programmable Logic Device Family Data Sheet
tAH
Array clock hold time
0.2
0.3
ns
tACO1
Array clock to output delay
C1 = 35 pF (2)
1.0
7.8
1.0
10.4
ns
tACH
Array clock high time
3.0
4.0
ns
tACL
Array clock low time
3.0
4.0
ns
tCPPW
Minimum pulse width for clear
and preset
3.0
4.0
ns
tCNT
Minimum global clock period
8.6
11.5
ns
fCNT
Maximum internal global clock
frequency
116.3
87.0
MHz
tACNT
Minimum array clock period
8.6
11.5
ns
fACNT
Maximum internal array clock
frequency
116.3
87.0
MHz
Table 25. EPM3512A Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.7
0.9
ns
tIO
I/O input pad and buffer delay
0.7
0.9
ns
tFIN
Fast input delay
3.1
3.6
ns
tSEXP
Shared expander delay
2.7
3.5
ns
tPEXP
Parallel expander delay
0.4
0.5
ns
tLAD
Logic array delay
2.2
2.8
ns
tLAC
Logic control array delay
1.0
1.3
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
1.0
1.5
ns
tOD2
Output buffer and pad delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.5
2.0
ns
Table 24. EPM3512A External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
Min
Max
Min
Max
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PDF描述
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