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參數(shù)資料
| 型號(hào)： | EPM3512AQC208-7N |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 21/46頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 3000A CPLD 512 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 72 |
| 系列： | MAX® 3000A |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 32 |
| 宏單元數(shù)： | 512 |
| 門數(shù)： | 10000 |
| 輸入/輸出數(shù)： | 172 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 包裝： | 托盤 |
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28
Altera Corporation
MAX 3000A Programmable Logic Device Family Data Sheet
EPM3256A, and EPM3512A timing information.
Table 16. EPM3032A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
–4
–7
–10
Min
Max
Min
Max
Min
Max
tPD1
Input to non–
registered output
C1 = 35 pF
4.5
7.5
10
ns
tPD2
I/O input to non–
registered output
C1 = 35 pF
4.5
7.5
10
ns
tSU
Global clock setup
time
2.9
4.7
6.3
ns
tH
Global clock hold time (2)
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.0
1.0
5.0
1.0
6.7
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time (2)
1.6
2.5
3.6
ns
tAH
Array clock hold time
0.3
0.5
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
4.3
1.0
7.2
1.0
9.4
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width
for clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.4
7.2
9.7
ns
fCNT
Maximum internal
global clock frequency
227.3
138.9
103.1
MHz
tACNT
Minimum array clock
period
4.4
7.2
9.7
ns
fACNT
Maximum internal
array clock frequency
227.3
138.9
103.1
MHz
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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