參數(shù)資料
型號： EPM7032AELC44-7
廠商： Altera
文件頁數(shù)： 16/64頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 32 44-PLCC
標準包裝： 390
系列： MAX® 7000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 2
宏單元數(shù)： 32
門數(shù)： 600
輸入/輸出數(shù)： 36
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-LCC（J 形引線）
供應商設備封裝： 44-PLCC（16.58x16.58）
包裝： 管件
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-1996
EPM7032AELC44-7-ND
Altera Corporation
23
MAX 7000A Programmable Logic Device Data Sheet
Figure 8 shows timing information for the JTAG signals.
Figure 8. MAX 7000A JTAG Waveforms
Table 11 shows the JTAG timing parameters and values for MAX 7000A
devices.
Note:
(1)
Timing parameters shown in this table apply for all specified VCCIO levels.
Table 11. JTAG Timing Parameters & Values for MAX 7000A Devices Note (1)
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
25
ns
tJSZX
Update register high impedance to valid output
25
ns
tJSXZ
Update register valid output to high impedance
25
ns
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
相關(guān)PDF資料
PDF描述
R-78B3.3-1.0L CONV DC/DC 1A 3.3V OUT SIP
MAX15029ATB/V+T IC REG LDO ADJ .5A 10-TDFN
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MAX8880ETT+T IC REG LDO ADJ .2A 6-TDFN
EBC22DRYH CONN EDGECARD 44POS DIP .100 SLD
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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