參數(shù)資料
型號(hào)： EPM7160SQC160-10
廠商： Altera
文件頁(yè)數(shù)： 47/66頁(yè)
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 160 160-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 10
宏單元數(shù)： 160
門數(shù)： 3200
輸入/輸出數(shù)： 104
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 604 (CN2011-ZH PDF)
其它名稱： 544-2049
EPM7160SQC160-10-ND
Altera Corporation
51
MAX 7000 Programmable Logic Device Family Data Sheet
Tables 37 and 38 show the EPM7256S AC operating conditions.
Table 37. EPM7256S External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
7.5
10.0
15.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
7.5
10.0
15.0
ns
tSU
Global clock setup time
3.9
7.0
11.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
3.0
ns
tFH
Global clock hold time of fast
input
0.0
0.5
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
4.7
5.0
8.0
ns
tCH
Global clock high time
3.0
4.0
5.0
ns
tCL
Global clock low time
3.0
4.0
5.0
ns
tASU
Array clock setup time
0.8
2.0
4.0
ns
tAH
Array clock hold time
1.9
3.0
4.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
7.8
10.0
15.0
ns
tACH
Array clock high time
3.0
4.0
6.0
ns
tACL
Array clock low time
3.0
4.0
6.0
ns
tCPPW
Minimum pulse width for clear
and preset
3.0
4.0
6.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (3)
1.0
ns
tCNT
Minimum global clock period
7.8
10.0
13.0
ns
fCNT
Maximum internal global clock
frequency
128.2
100.0
76.9
MHz
tACNT
Minimum array clock period
7.8
10.0
13.0
ns
fACNT
Maximum internal array clock
frequency
128.2
100.0
76.9
MHz
fMAX
Maximum clock frequency
166.7
125.0
100.0
MHz
相關(guān)PDF資料
PDF描述
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