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參數(shù)資料
| 型號： | EPM7192SQC160-15 |
| 廠商： | Altera |
| 文件頁數(shù)： | 27/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 192 160-PQFP |
| 標準包裝： | 24 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 12 |
| 宏單元數(shù)： | 192 |
| 門數(shù)： | 3750 |
| 輸入/輸出數(shù)： | 124 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BQFP |
| 供應商設備封裝： | 160-PQFP（28x28） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-1216 |
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Altera Corporation
33
MAX 7000 Programmable Logic Device Family Data Sheet
Table 21. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
MAX 7000E (-10P) MAX 7000 (-10)
MAX 7000E (-10)
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
10.0
ns
tPD2
I/O input to non-registered output
C1 = 35 pF
10.0
ns
tSU
Global clock setup time
7.0
8.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast input (2)
3.0
ns
tFH
Global clock hold time of fast input
0.5
ns
tCO1
Global clock to output delay
C1 = 35 pF
5.0
5
ns
tCH
Global clock high time
4.0
ns
tCL
Global clock low time
4.0
ns
tASU
Array clock setup time
2.0
3.0
ns
tAH
Array clock hold time
3.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
10.0
ns
tACH
Array clock high time
4.0
ns
tACL
Array clock low time
4.0
ns
tCPPW
Minimum pulse width for clear and
preset
4.0
ns
tODH
Output data hold time after clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
10.0
ns
fCNT
Maximum internal global clock
frequency
100.0
MHz
tACNT
Minimum array clock period
10.0
ns
fACNT
Maximum internal array clock
frequency
100.0
MHz
fMAX
Maximum clock frequency
125.0
MHz
相關PDF資料 |
PDF描述 |
|---|---|
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