Notes to tables: (1) These values are specified under the recommende" />
參數(shù)資料
型號(hào)： EPM7192SQC160-15N
廠商： Altera
文件頁數(shù)： 41/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 192 160-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 12
宏單元數(shù)： 192
門數(shù)： 3750
輸入/輸出數(shù)： 124
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 160-BQFP
供應(yīng)商設(shè)備封裝： 160-PQFP（28x28）
包裝： 托盤
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-2055
EPM7192SQC160-15N-ND
46
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions shown in Table 14. See Figure 13 for more
information on switching waveforms.
(2)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(3)
This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
parameter applies for both global and array clocking.
(4)
These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(5)
The fMAX values represent the highest frequency for pipelined data.
(6)
Operating conditions: VCCIO = 3.3 V ± 10% for commercial and industrial use.
(7)
For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,
these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these
devices, add an additional 0.1 ns to the PIA timing value.
(8)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in the low-power mode.
Tables 33 and 34 show the EPM7160S AC operating conditions.
Table 33. EPM7160S External Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-15
MinMax MinMax MinMax MinMax
tPD1
Input to non-registered output
C1 = 35 pF
6.0
7.5
10.0
15.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
6.0
7.5
10.0
15.0
ns
tSU
Global clock setup time
3.4
4.2
7.0
11.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
2.5
3.0
ns
tFH
Global clock hold time of fast
input
0.0
0.5
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
3.9
4.8
5
8
ns
tCH
Global clock high time
3.0
4.0
5.0
ns
tCL
Global clock low time
3.0
4.0
5.0
ns
tASU
Array clock setup time
0.9
1.1
2.0
4.0
ns
tAH
Array clock hold time
1.7
2.1
3.0
4.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
6.4
7.9
10.0
15.0
ns
tACH
Array clock high time
3.0
4.0
6.0
ns
tACL
Array clock low time
3.0
4.0
6.0
ns
tCPPW
Minimum pulse width for clear
and preset
2.5
3.0
4.0
6.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (3)
1.0
ns
tCNT
Minimum global clock period
6.7
8.2
10.0
13.0
ns
fCNT
Maximum internal global clock
frequency
149.3
122.0
100.0
76.9
MHz
相關(guān)PDF資料
PDF描述
MAX1792EUA15+T IC REG LDO 1.5V/ADJ .5A 8-UMAX
VI-BN2-CY-B1 CONVERTER MOD DC/DC 15V 50W
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RW2-0505S/H2/B CONV DC/DC 2W 4.5-9VIN 05VOUT
RW2-053.3S/H2 CONV DC/DC 2W 4.5-9VIN 3.3VOUT
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EPM7192SQC160-7N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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