參數(shù)資料
型號(hào)： EPM7256AETC144-10
廠商： Altera
文件頁(yè)數(shù)： 31/64頁(yè)
文件大小： 0K
描述： IC MAX 7000 CPLD 256 144-TQFP
產(chǎn)品變化通告： Bond Wire Change 4/Sept/2008
標(biāo)準(zhǔn)包裝： 180
系列： MAX® 7000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門(mén)數(shù)： 5000
輸入/輸出數(shù)： 120
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 604 (CN2011-ZH PDF)
其它名稱(chēng)： 544-1218
Altera Corporation
37
MAX 7000A Programmable Logic Device Data Sheet
Table 19. EPM7064AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-
registered output
C1 = 35 pF
4.5
7.5
10.0
ns
tPD2
I/O input to non-
registered output
C1 = 35 pF
4.5
7.5
10.0
ns
tSU
Global clock setup
time
2.8
4.7
6.2
ns
tH
Global clock hold time (2)
0.0
ns
tFSU
Global clock setup
time of fast input
2.5
3.0
ns
tFH
Global clock hold time
of fast input
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.1
1.0
5.1
1.0
7.0
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time (2)
1.6
2.6
3.6
ns
tAH
Array clock hold time
0.3
0.4
0.6
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
4.3
1.0
7.2
1.0
9.6
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width
for clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.5
7.4
10.0
ns
fCNT
Maximum internal
global clock frequency
222.2
135.1
100.0
MHz
tACNT
Minimum array clock
period
4.5
7.4
10.0
ns
fACNT
Maximum internal
array clock frequency
222.2
135.1
100.0
MHz
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PDF描述
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