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參數資料
| 型號： | EPM7256EGI192-20 |
| 廠商： | Altera |
| 文件頁數： | 46/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 256 192-PGA |
| 標準包裝： | 10 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 20.0ns |
| 電壓電源 - 內部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數目： | 16 |
| 宏單元數： | 256 |
| 門數： | 5000 |
| 輸入/輸出數： | 164 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 192-BBGA |
| 供應商設備封裝： | 192-PGA（44.7x44.7） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-2356 |
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50
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions shown in Table 14. See Figure 13 for more
information on switching waveforms.
(2)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(3)
This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
parameter applies for both global and array clocking.
(4)
These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(5)
The fMAX values represent the highest frequency for pipelined data.
(6)
Operating conditions: VCCIO = 3.3 V ± 10% for commercial and industrial use.
(7)
For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,
these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these
devices, add an additional 0.1 ns to the PIA timing value.
(8)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in the low-power mode.
tH
Register hold time
1.7
3.0
4.0
ns
tFSU
Register setup time of fast
input
2.3
3.0
2.0
ns
tFH
Register hold time of fast
input
0.7
0.5
1.0
ns
tRD
Register delay
1.4
2.0
1.0
ns
tCOMB
Combinatorial delay
1.2
2.0
1.0
ns
tIC
Array clock delay
3.2
5.0
6.0
ns
tEN
Register enable time
3.1
5.0
6.0
ns
tGLOB
Global control delay
2.5
1.0
ns
tPRE
Register preset time
2.7
3.0
4.0
ns
tCLR
Register clear time
2.7
3.0
4.0
ns
tPIA
PIA delay
2.4
1.0
2.0
ns
tLPA
Low-power adder
10.0
11.0
13.0
ns
Table 36. EPM7192S Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-15
Min
Max
Min
Max
Min
Max
相關PDF資料 |
PDF描述 |
|---|---|
| RSC30DRAH-S734 | CONN EDGECARD 60POS .100 R/A PCB |
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| RMC30DRAH-S734 | CONN EDGECARD 60POS .100 R/A PCB |
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相關代理商/技術參數 |
參數描述 |
|---|---|
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| EPM7256EQC16015 | 制造商:Altera Corporation 功能描述: |
| EPM7256EQC160-15 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 132 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7256EQC160-20 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 132 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM7256ERC20812 | 制造商:ALTERA 功能描述:* |
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