Notes to tables: (1) These values are specified under the recommende" />
參數(shù)資料
型號： EPM7256SQC208-7N
廠商： Altera
文件頁數(shù)： 33/66頁
文件大小： 0K
描述： IC MAX 7000 CPLD 256 208-PQFP
標準包裝： 48
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門數(shù)： 5000
輸入/輸出數(shù)： 164
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP
供應商設備封裝： 208-PQFP（28x28）
包裝： 托盤
其它名稱： 544-2066
EPM7256SQC208-7N-ND
Altera Corporation
39
MAX 7000 Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions shown in Table 14. See Figure 13 for more
information on switching waveforms.
(2)
This parameter applies to MAX 7000E devices only.
(3)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(4)
This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
parameter applies for both global and array clocking.
(5)
These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(6)
The fMAX values represent the highest frequency for pipelined data.
(7)
Operating conditions: VCCIO = 3.3 V ± 10% for commercial and industrial use.
(8)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in the low-power mode.
Tables 27 and 28 show the EPM7032S AC operating conditions.
Table 27. EPM7032S External Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min
Max
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
5.0
6.0
7.5
10.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
5.0
6.0
7.5
10.0
ns
tSU
Global clock setup time
2.9
4.0
5.0
7.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
2.5
3.0
ns
tFH
Global clock hold time of fast
input
0.0
0.5
ns
tCO1
Global clock to output delay
C1 = 35 pF
3.2
3.5
4.3
5.0
ns
tCH
Global clock high time
2.0
2.5
3.0
4.0
ns
tCL
Global clock low time
2.0
2.5
3.0
4.0
ns
tASU
Array clock setup time
0.7
0.9
1.1
2.0
ns
tAH
Array clock hold time
1.8
2.1
2.7
3.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
5.4
6.6
8.2
10.0
ns
tACH
Array clock high time
2.5
3.0
4.0
ns
tACL
Array clock low time
2.5
3.0
4.0
ns
tCPPW
Minimum pulse width for clear
and preset
2.5
3.0
4.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (3)
1.0
ns
tCNT
Minimum global clock period
5.7
7.0
8.6
10.0
ns
fCNT
Maximum internal global clock
frequency
175.4
142.9
116.3
100.0
MHz
tACNT
Minimum array clock period
5.7
7.0
8.6
10.0
ns
相關PDF資料
PDF描述
VI-2WX-CY-F1 CONVERTER MOD DC/DC 5.2V 50W
EPM7256SQC208-7 IC MAX 7000 CPLD 256 208-PQFP
LLL185R71A104MA01L CAP CER 0.1UF 10V 20% X7R 0306
ABM31DTAN CONN EDGECARD 62POS R/A .156 SLD
EPM7192SQC160-7 IC MAX 7000 CPLD 192 160-PQFP
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EPM7256SRC208-15 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM7256SRC208-15N 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 164 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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