• 參數(shù)資料
    型號(hào)： EPM7256SRC208-15
    廠商： Altera
    文件頁(yè)數(shù)： 48/66頁(yè)
    文件大?。?/td> 0K
    描述： IC MAX 7000 CPLD 256 208-RQFP
    產(chǎn)品變化通告： Package Change 30/Jun/2010
    標(biāo)準(zhǔn)包裝： 24
    系列： MAX® 7000
    可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
    最大延遲時(shí)間 tpd(1)： 15.0ns
    電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
    邏輯元件/邏輯塊數(shù)目： 16
    宏單元數(shù)： 256
    門(mén)數(shù)： 5000
    輸入/輸出數(shù)： 164
    工作溫度： 0°C ~ 70°C
    安裝類(lèi)型： 表面貼裝
    封裝/外殼： 208-BFQFP 裸露焊盤(pán)
    供應(yīng)商設(shè)備封裝： 208-RQFP（28x28）
    包裝： 托盤(pán)
    產(chǎn)品目錄頁(yè)面： 604 (CN2011-ZH PDF)
    其它名稱(chēng)： 544-2068
    EPM7256SRC208-15-ND
    52
    Altera Corporation
    MAX 7000 Programmable Logic Device Family Data Sheet
    Table 38. EPM7256S Internal Timing Parameters
    Symbol
    Parameter
    Conditions
    Speed Grade
    Unit
    -7
    -10
    -15
    Min
    Max
    Min
    Max
    Min
    Max
    tIN
    Input pad and buffer delay
    0.3
    0.5
    2.0
    ns
    tIO
    I/O input pad and buffer delay
    0.3
    0.5
    2.0
    ns
    tFIN
    Fast input delay
    3.4
    1.0
    2.0
    ns
    tSEXP
    Shared expander delay
    3.9
    5.0
    8.0
    ns
    tPEXP
    Parallel expander delay
    1.1
    0.8
    1.0
    ns
    tLAD
    Logic array delay
    2.6
    5.0
    6.0
    ns
    tLAC
    Logic control array delay
    2.6
    5.0
    6.0
    ns
    tIOE
    Internal output enable delay
    0.8
    2.0
    3.0
    ns
    tOD1
    Output buffer and pad delay
    C1 = 35 pF
    0.5
    1.5
    4.0
    ns
    tOD2
    Output buffer and pad delay
    C1 = 35 pF (6)
    1.0
    2.0
    5.0
    ns
    tOD3
    Output buffer and pad delay
    C1 = 35 pF
    5.5
    8.0
    ns
    tZX1
    Output buffer enable delay
    C1 = 35 pF
    4.0
    5.0
    6.0
    ns
    tZX2
    Output buffer enable delay
    C1 = 35 pF (6)
    4.5
    5.5
    7.0
    ns
    tZX3
    Output buffer enable delay
    C1 = 35 pF
    9.0
    10.0
    ns
    tXZ
    Output buffer disable delay
    C1 = 5 pF
    4.0
    5.0
    6.0
    ns
    tSU
    Register setup time
    1.1
    2.0
    4.0
    ns
    tH
    Register hold time
    1.6
    3.0
    4.0
    ns
    tFSU
    Register setup time of fast
    input
    2.4
    3.0
    2.0
    ns
    tFH
    Register hold time of fast
    input
    0.6
    0.5
    1.0
    ns
    tRD
    Register delay
    1.1
    2.0
    1.0
    ns
    tCOMB
    Combinatorial delay
    1.1
    2.0
    1.0
    ns
    tIC
    Array clock delay
    2.9
    5.0
    6.0
    ns
    tEN
    Register enable time
    2.6
    5.0
    6.0
    ns
    tGLOB
    Global control delay
    2.8
    1.0
    ns
    tPRE
    Register preset time
    2.7
    3.0
    4.0
    ns
    tCLR
    Register clear time
    2.7
    3.0
    4.0
    ns
    tPIA
    PIA delay
    3.0
    1.0
    2.0
    ns
    tLPA
    Low-power adder
    10.0
    11.0
    13.0
    ns
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