參數(shù)資料
型號： EPM7512AETC144-10
廠商： Altera
文件頁數(shù)： 29/64頁
文件大小： 0K
描述： IC MAX 7000 CPLD 512 144-TQFP
標準包裝： 180
系列： MAX® 7000A
可編程類型： 系統(tǒng)內可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 120
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
包裝： 托盤
其它名稱： 544-2073
EPM7512AETC144-10-ND
Altera Corporation
35
MAX 7000A Programmable Logic Device Data Sheet
Table 18. EPM7032AE Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.7
1.2
1.5
ns
tIO
I/O input pad and buffer
delay
0.7
1.2
1.5
ns
tFIN
Fast input delay
2.3
2.8
3.4
ns
tSEXP
Shared expander delay
1.9
3.1
4.0
ns
tPEXP
Parallel expander delay
0.5
0.8
1.0
ns
tLAD
Logic array delay
1.5
2.5
3.3
ns
tLAC
Logic control array delay
0.6
1.0
1.2
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
0.8
1.3
1.8
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.3
1.8
2.3
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
5.8
6.3
6.8
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
1.3
2.0
2.8
ns
tH
Register hold time
0.6
1.0
1.3
ns
tFSU
Register setup time of fast
input
1.0
1.5
ns
tFH
Register hold time of fast
input
1.5
ns
tRD
Register delay
0.7
1.2
1.5
ns
tCOMB
Combinatorial delay
0.6
1.0
1.3
ns
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