參數(shù)資料
型號： EPM9320LC84-15
廠商： Altera
文件頁數(shù)： 28/46頁
文件大?。?/td> 0K
描述： IC MAX 9000 CPLD 320 84-PLCC
標(biāo)準(zhǔn)包裝： 75
系列： Max® 9000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 20
宏單元數(shù)： 320
門數(shù)： 6000
輸入/輸出數(shù)： 60
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 84-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 84-PLCC（29.31x29.31）
包裝： 管件
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-2362-5
34
Altera Corporation
MAX 9000 Programmable Logic Device Family Data Sheet
Table 23. IOC Delays
Symbol
Parameter
Conditions
Speed Grade
Unit
-10
-15
-20
MinMax
t IODR
I/O row output data delay
0.2
1.5
ns
t IODC
I/O column output data delay
0.4
0.2
1.5
ns
t IOC
I/O control delay
0.5
1.0
2.0
ns
t IORD
I/O register clock-to-output
delay
0.6
1.0
1.5
ns
t IOCOMB
I/O combinatorial delay
0.2
1.0
1.5
ns
t IOSU
I/O register setup time before
clock
2.0
4.0
5.0
ns
t IOH
I/O register hold time after
clock
1.0
ns
t IOCLR
I/O register clear delay
1.5
3.0
ns
t IOFD
I/O register feedback delay
0.0
0.5
ns
t INREG
I/O input pad and buffer to I/O
register delay
3.5
4.5
5.5
ns
t INCOMB
I/O input pad and buffer to row
and column delay
1.5
2.0
2.5
ns
tOD1
Output buffer and pad delay,
Slow slew rate = off,
V CCIO = 5.0 V
C1 = 35 pF
1.8
2.5
ns
tOD2
Output buffer and pad delay,
Slow slew rate = off,
V CCIO = 3.3 V
C1 = 35 pF
2.3
3.5
ns
tOD3
Output buffer and pad delay,
Slow slew rate = on,
V CCIO = 5.0 V or 3.3 V
C1 = 35 pF
8.3
10.0
10.5
ns
tXZ
Output buffer disable delay
C1 = 5 pF
2.5
ns
tZX1
Output buffer enable delay,
Slow slew rate = off,
V CCIO = 5.0 V
C1 = 35 pF
2.5
ns
tZX2
Output buffer enable delay,
Slow slew rate = off,
V CCIO = 3.3 V
C1 = 35 pF
3.0
3.5
ns
tZX3
Output buffer enable delay,
Slow slew rate = on,
V CCIO = 3.3 V or 5.0 V
C1 = 35 pF
9.0
10.0
10.5
ns
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PDF描述
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