Limit at TMIN, TMAX
參數(shù)資料
型號： EVAL-AD7609EDZ
廠商： Analog Devices Inc
文件頁數(shù)： 36/36頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR AD7609
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 8
位數(shù)： 18
采樣率（每秒）： 200k
數(shù)據(jù)接口： DSP，MICROWIRE?，并聯(lián)，QSPI?，串行，SPI?
輸入范圍： ±10 V
在以下條件下的電源（標(biāo)準(zhǔn)）： 100mW @ 200kSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： AD7609
已供物品： 板
Data Sheet
AD7609
Rev. A | Page 9 of 36
Limit at TMIN, TMAX
Parameter
Min
Typ
Max
Unit
Description
t27
Delay from RD falling edge to FRSTDATA low
22
ns
VDRIVE = 3.3 V to 5.25 V
29
ns
VDRIVE = 2.3 V to 2.7 V
t28
Delay from 18th SCLK falling edge to FRSTDATA low
20
ns
VDRIVE = 3.3 V to 5.25 V
27
ns
VDRIVE = 2.3 V to 2.7 V
t29
29
ns
Delay from CS rising edge until FRSTDATA three-state enabled
1
Sample tested during initial release to ensure compliance. All input signals are specified with tR = tF = 5 ns (30% to 70% of VDD) and timed from a voltage level of 1.6 V.
2
The delay between the CONVST x signals was measured as the maximum time allowed while ensuring a <40 LSB performance matching between channel sets.
3
A buffer is used on the data output pins for these measurements, which is equivalent to a load of 20 pF on the output pins.
Timing Diagrams
tCYCLE
t3
t5
t2
t4
t1
t7
tRESET
tCONV
CONVST A/
CONVST B
CONVST A/
CONVST B
BUSY
CS
RESET
09760-
002
Figure 2. CONVST x Timing—Reading After a Conversion
tCYCLE
t3
t5
t6
t2
t1
tCONV
CONVST A/
CONVST B
CONVST A/
CONVST B
BUSY
CS
t7
tRESET
RESET
09760-
003
Figure 3. CONVST x Timing—Reading During a Conversion
DATA:
DB[15:0]
FRSTDATA
CS
RD
INVALID
V1
[17:2]
V1
[1:0]
V2
[17:2]
V8
[17:2]
V8
[1:0]
V2
[1:0]
t10
t8
t13
t24
t26
t27
t14
t11
t9
t16
t17
t29
t15
09760-
004
Figure 4. Parallel Mode Separate CS and RD Pulses
相關(guān)PDF資料
PDF描述
VI-J1J-EY CONVERTER MOD DC/DC 36V 50W
UVR1V103MRD CAP ALUM 10000UF 35V 20% RADIAL
381LX332M050J022 CAP ALUM 3300UF 50V 20% SNAP
UVR1H682MRD CAP ALUM 6800UF 50V 20% RADIAL
0210490248 CABLE JUMPER 1.25MM .203M 18POS
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