AVDD = DV
參數(shù)資料
型號： EVAL-ADF4351EB1Z
廠商： Analog Devices Inc
文件頁數(shù)： 24/28頁
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描述： BOARD 1 EVAL FOR ADF4351
標(biāo)準(zhǔn)包裝： 1
系列： *
Data Sheet
ADF4351
Rev. 0 | Page 5 of 28
TIMING CHARACTERISTICS
AVDD = DVDD = VVCO = SDVDD = VP = 3.3 V ± 10%; AGND = DGND = 0 V; 1.8 V and 3 V logic levels used; TA = TMIN to TMAX, unless
otherwise noted.
Table 2.
Parameter
Limit
Unit
Description
t
1
20
ns min
LE setup time
t
2
10
ns min
DATA to CLK setup time
t
3
10
ns min
DATA to CLK hold time
t
4
25
ns min
CLK high duration
t
5
25
ns min
CLK low duration
t
6
10
ns min
CLK to LE setup time
t
7
20
ns min
LE pulse width
Timing Diagram
CLK
DATA
LE
DB31 (MSB)
DB30
DB1
(CONTROL BIT C2)
DB2
(CONTROL BIT C3)
DB0 (LSB)
(CONTROL BIT C1)
t1
t2
t3
t7
t6
t4
t5
09800-
002
Figure 2. Timing Diagram
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