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參數(shù)資料
| 型號： | GS841Z18AGT-180I |
| 廠商： | GSI TECHNOLOGY |
| 元件分類： | DRAM |
| 英文描述： | 4Mb Pipelined and Flow Through Synchronous NBT SRAMs |
| 中文描述： | 256K X 18 ZBT SRAM, 8 ns, PQFP100 |
| 封裝： | ROHS COMPLIANT, TQFP-100 |
| 文件頁數(shù)： | 4/30頁 |
| 文件大?。?/td> | 495K |
| 代理商： | GS841Z18AGT-180I |
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GS841Z18/36AT-180/166/150/100
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.02 11/2004
4/30
2001, GSI Technology
100-Pin TQFP Pin Descriptions
Symbol
A
0
, A
1
A
CK
B
A
B
B
B
C
B
D
W
E
1
E
2
E
3
G
ADV
CKE
NC
DQ
A
DQ
B
DQ
C
DQ
D
ZZ
FT
LBO
TMS
TDI
TDO
TCK
V
DD
V
SS
V
DDQ
Type
In
In
In
In
In
In
In
In
In
In
In
In
In
In
—
I/O
I/O
I/O
I/O
In
In
In
—
—
—
—
Description
Burst Address Inputs—Preload the burst counter
Address Inputs
Clock Input Signal
Byte Write signal for data inputs DQ
A1
–DQ
A9
; active low
Byte Write signal for data inputs DQ
B1
–DQ
B9
; active low
Byte Write signal for data inputs DQ
C1
–DQ
C9
; active low
Byte Write signal for data inputs DQ
D1
–DQ
D9
; active low
Write Enable; active low
Chip Enable; active low
Chip Enable; active high; for self decoded depth expansion
Chip Enable; active low; for self decoded depth expansion
Output Enable; active low
Advance / Load—Burst address counter control pin
Clock Input Buffer Enable; active low
No Connect
Byte A Data Input and Output pins
Byte B Data Input and Output pins
Byte C Data Input and Output pins
Byte D Data Input and Output pins
Power down control; active high
Pipeline/Flow Through Mode Control; active low
Linear Burst Order; active low
Scan Test Mode Select
Scan Test Data In
Scan Test Data Out
Scan Test Clock
In
3.3 V power supply
In
Ground
In
3.3 V output power supply for noise reduction
相關PDF資料 |
PDF描述 |
|---|---|
| GS841Z18AT | 4Mb Pipelined and Flow Through Synchronous NBT SRAMs |
| GS841Z18AT-100 | 4Mb Pipelined and Flow Through Synchronous NBT SRAMs |
| GS841Z18AT-100I | 4Mb Pipelined and Flow Through Synchronous NBT SRAMs |
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| GS841Z18AT-150I | 4Mb Pipelined and Flow Through Synchronous NBT SRAMs |
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參數(shù)描述 |
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