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參數(shù)資料
| 型號(hào)： | HD4048912 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Low-Voltage AS Microcomputers with On-Chip LCD Circuit(片上LCD電路的低壓微計(jì)算機(jī)) |
| 中文描述： | 低電壓如同在微機(jī)芯片LCD電路（片上液晶顯示器電路的低壓微計(jì)算機(jī)） |
| 文件頁數(shù)： | 133/200頁 |
| 文件大小： | 633K |
| 代理商： | HD4048912 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁當(dāng)前第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁
HD404889/HD404899/HD404878/HD404868 Series
133
Bit
Read/Write
Initial value on reset
Bit name
3
R/W
0
DTON
2
R/W
0
ADSF
1
R/W
0
WDON
0
R/W
0
LSON
A/D start flag (ADSF: $020,2)
1
0
DTON (see low-power mode section)
WDON (see timer section)
LSON (see low-power mode section)
A/D start flag (ADSF)
A/D conversion starts
Indicates end of A/D conversion
Figure 81 A/D Start Flag (ADSF)
A/D data register (ADRL: $029, ADRM: $02A, ADRU: $02B):
The A/D data register is a read-only register consisting of a middle and upper 4 bits. This register is not
cleared by a reset. Also, data read during A/D conversion is not guaranteed. At the end of A/D conversion,
the resulting 10-bit data is stored in this register, and is held until the next conversion operation starts
(figures 82, 83, 84 and 85).
MSB
LSB
bit9
bit0
Conversion result
ADRU : $02B
ADRM : $02A
3 2 1 0
3 2 1 0
ADRL : $029
3
2
Figure 82 A/D Data Register
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