參數(shù)資料
型號(hào)： HD6433030TF
廠商： Hitachi,Ltd.
英文描述： Hitachi Microcomputer
中文描述： 日立微機(jī)
文件頁數(shù)： 11/572頁
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代理商： HD6433030TF
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10.3.3
10.3.4
Interrupts ........................................................................................................................ 309
Usage Notes.................................................................................................................... 309
Timing of Setting of Overflow Flag (OVF).................................................... 307
Timing of Setting of Watchdog Timer Reset Bit (WRST) ............................. 308
10.4
10.5
Section 11
11.1
Serial Communication Interface
........................................................... 311
Overview ........................................................................................................................ 311
11.1.1
Features........................................................................................................... 311
11.1.2
Block Diagram................................................................................................ 313
11.1.3
Input/Output Pins............................................................................................ 314
11.1.4
Register Configuration.................................................................................... 314
Register Descriptions...................................................................................................... 315
11.2.1
Receive Shift Register (RSR)......................................................................... 315
11.2.2
Receive Data Register (RDR)......................................................................... 315
11.2.3
Transmit Shift Register (TSR)........................................................................ 316
11.2.4
Transmit Data Register (TDR) ....................................................................... 316
11.2.5
Serial Mode Register (SMR).......................................................................... 317
11.2.6
Serial Control Register (SCR)........................................................................ 321
11.2.7
Serial Status Register (SSR)........................................................................... 325
11.2.8
Bit Rate Register (BRR)................................................................................. 329
Operation ........................................................................................................................ 338
11.3.1
Overview......................................................................................................... 338
11.3.2
Operation in Asynchronous Mode.................................................................. 340
11.3.3
Multiprocessor Communication ..................................................................... 349
11.3.4
Synchronous Operation .................................................................................. 356
SCI Interrupts.................................................................................................................. 365
Usage Notes.................................................................................................................... 366
11.2
11.3
11.4
11.5
Section 12
12.1
A/D Converter
............................................................................................ 371
Overview ........................................................................................................................ 371
12.1.1
Features........................................................................................................... 371
12.1.2
Block Diagram................................................................................................ 372
12.1.3
Input Pins........................................................................................................ 373
12.1.4
Register Configuration.................................................................................... 374
Register Descriptions...................................................................................................... 375
12.2.1
A/D Data Registers A to D (ADDRA to ADDRD)........................................ 375
12.2.2
A/D Control/Status Register (ADCSR).......................................................... 376
12.2.3
A/D Control Register (ADCR)....................................................................... 379
CPU Interface ................................................................................................................. 380
Operation ........................................................................................................................ 381
12.4.1
Single Mode (SCAN = 0)............................................................................... 381
12.2
12.3
12.4
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