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參數(shù)資料
| 型號： | HD6433336Y |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi Single Chip Microcomputer |
| 中文描述： | 日立單片機 |
| 文件頁數(shù)： | 233/746頁 |
| 文件大小： | 2666K |
| 代理商： | HD6433336Y |
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204
Output Timing:
When a compare-match event occurs, the timer output changes as specified by
the output select bits (OS3 to OS0) in the TCSR. Depending on these bits, the output can remain
the same, change to 0, change to 1, or toggle.
Figure 9.5 shows the timing when the output is set to toggle on compare-match A.
Timer output
(TMO)
Internal compare-
match A signal
Figure 9.5 Timing of Timer Output
Timing of Compare-Match Clear:
Depending on the CCLR1 and CCLR0 bits in TCR, the timer
counter can be cleared when compare-match A or B occurs. Figure 9.6 shows the timing of this
operation.
TCNT
Internal compare-
match signal
N
H'00
Figure 9.6 Timing of Compare-Match Clear
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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