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參數(shù)資料
| 型號(hào)： | HD6433936 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Hardware Manual |
| 中文描述： | 硬件手冊(cè) |
| 文件頁數(shù)： | 231/521頁 |
| 文件大?。?/td> | 1507K |
| 代理商： | HD6433936 |
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219
4. Timer mode register G (TMG)
OVFH
CCLR0
CKS1
CKS0
OVFL
OVIE
IIEGS
CCLR1
7
6
5
4
3
2
1
0
0
0
0
0
0
0
0
0
R/(W)
*
R/W
R/W
R/W
R/(W)
*
R/W
R/W
R/W
Bit:
Initial value:
Read/Write:
Note:
*
Bits 7 and 6 can only be written with 0, for flag clearing.
TMG is an 8-bit read/write register that performs TCG clock selection from four internal clock
sources, counter clear selection, and edge selection for the input capture input signal interrupt
request, controls enabling of overflow interrupt requests, and also contains the overflow flags.
TMG is initialized to H'00 upon reset.
Bit 7:
Timer overflow flag H (OVFH)
Bit 7 is a status flag indicating that TCG has overflowed from H'FF to H'00 when the input capture
input signal is high. This flag is set by hardware and cleared by software. It cannot be set by
software.
Bit 7
OVFH
Description
0
Clearing conditions:
After reading OVFH = 1, cleared by writing 0 to OVFH
(initial value)
1
Setting conditions:
Set when TCG overflows from H'FF to H'00
Bit 6:
Timer overflow flag L (OVFL)
Bit 6 is a status flag indicating that TCG has overflowed from H'FF to H'00 when the input capture
input signal is low, or in interval operation. This flag is set by hardware and cleared by software.
It cannot be set by software.
Bit 6
OVFL
Description
0
Clearing conditions:
After reading OVFL = 1, cleared by writing 0 to OVFL
(initial value)
1
Setting conditions:
Set when TCG overflows from H'FF to H'00
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