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參數(shù)資料
| 型號： | HD6473337YF16 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi Single Chip Microcomputer |
| 中文描述： | 日立單片機(jī) |
| 文件頁數(shù)： | 193/746頁 |
| 文件大小： | 2666K |
| 代理商： | HD6473337YF16 |
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164
8.2.4
Timer Interrupt Enable Register (TIER)
Bit
7
6
5
4
3
2
1
0
ICIAE
ICIBE
ICICE
ICIDE
OCIAE
OCIBE
OVIE
—
Initial value
Read/Write
0
0
0
0
0
0
0
1
—
R/W
R/W
R/W
R/W
R/W
R/W
R/W
TIER is an 8-bit readable/writable register that enables and disables interrupts.
TIER is initialized to H'01 by a reset and in the standby modes.
Bit 7—Input Capture Interrupt A Enable (ICIAE):
This bit selects whether to request input
capture interrupt A (ICIA) when input capture flag A (ICFA) in the timer status/control register
(TCSR) is set to 1.
Bit 7: ICIAE
Description
0
Input capture interrupt request A (ICIA) is disabled.
(Initial value)
1
Input capture interrupt request A (ICIA) is enabled.
Bit 6—Input Capture Interrupt B Enable (ICIBE):
This bit selects whether to request input
capture interrupt B (ICIB) when input capture flag B (ICFB) in TCSR is set to 1.
Bit 6: ICIBE
Description
0
Input capture interrupt request B (ICIB) is disabled.
(Initial value)
1
Input capture interrupt request B (ICIB) is enabled.
Bit 5—Input Capture Interrupt C Enable (ICICE):
This bit selects whether to request input
capture interrupt C (ICIC) when input capture flag C (ICFC) in TCSR is set to 1.
Bit 5: ICICE
Description
0
Input capture interrupt request C (ICIC) is disabled.
(Initial value)
1
Input capture interrupt request C (ICIC) is enabled.
Bit 4—Input Capture Interrupt D Enable (ICIDE):
This bit selects whether to request input
capture interrupt D (ICID) when input capture flag D (ICFD) in TCSR is set to 1.
Bit 4: ICIDE
Description
0
Input capture interrupt request D (ICID) is disabled.
(Initial value)
1
Input capture interrupt request D (ICID) is enabled.
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PDF描述 |
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