- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄371794 > HD6477042ACF28 (Renesas Technology Corp.) Renesas 32-Bit Single-Chip RISC Microprocessor SuperH RISC engine Family/SH7040 Series(CPU Core SH-2) PDF資料下載
參數(shù)資料
| 型號(hào)： | HD6477042ACF28 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Renesas 32-Bit Single-Chip RISC Microprocessor SuperH RISC engine Family/SH7040 Series(CPU Core SH-2) |
| 中文描述： | 瑞薩32位單芯片RISC微處理器的SuperH RISC引擎Family/SH7040系列（CPU核心的SH - 2） |
| 文件頁(yè)數(shù)： | 25/923頁(yè) |
| 文件大?。?/td> | 4295K |
| 代理商： | HD6477042ACF28 |
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iii
6.2.3
6.2.4
6.2.5
Description of Registers..................................................................................................... 108
6.3.1
Interrupt Priority Registers A–H (IPRA–IPRH)................................................... 108
6.3.2
Interrupt Control Register (ICR) .......................................................................... 109
6.3.3
IRQ Status Register (ISR) .................................................................................... 110
Interrupt Operation............................................................................................................. 112
6.4.1
Interrupt Sequence................................................................................................ 112
6.4.2
Stack after Interrupt Exception Processing........................................................... 114
Interrupt Response Time.................................................................................................... 114
Data Transfer with Interrupt Request Signals ................................................................... 116
6.6.1
Handling DTC Activating and CPU Interrupt Sources,
but Not DMAC Activating Sources ..................................................................... 117
6.6.2
Handling DMAC Activating Sources but Not CPU Interrupt
or DTC Activating Sources .................................................................................. 118
6.6.3
Handling DTC Activating Sources but Not CPU Interrupt
or DMAC Activating Sources .............................................................................. 118
6.6.4
Treating CPU Interrupt Sources but Not DTC
or DMAC Activating Sources .............................................................................. 118
IRQ Interrupts....................................................................................................... 102
On-Chip Peripheral Module Interrupts................................................................. 103
Interrupt Exception Vectors and Priority Rankings ............................................. 103
6.3
6.4
6.5
6.6
Section 7
7.1
User Break Controller (UBC)
..................................................................... 119
Overview............................................................................................................................ 119
7.1.1
Features................................................................................................................. 119
7.1.2
Block Diagram...................................................................................................... 119
7.1.3
Register Configuration ......................................................................................... 120
Register Descriptions......................................................................................................... 121
7.2.1
User Break Address Register (UBAR)................................................................. 121
7.2.2
User Break Address Mask Register (UBAMR) ................................................... 122
7.2.3
User Break Bus Cycle Register (UBBR).............................................................. 123
Operation ........................................................................................................................... 126
7.3.1
Flow of the User Break Operation ....................................................................... 126
7.3.2
Break on On-Chip Memory Instruction Fetch Cycle........................................... 128
7.3.3
Program Counter (PC) Values Saved................................................................... 128
Use Examples..................................................................................................................... 128
7.4.1
Break on CPU Instruction Fetch Cycle ................................................................ 128
7.4.2
Break on CPU Data Access Cycle........................................................................ 129
7.4.3
Break on DMA/DTC Cycle.................................................................................. 130
Cautions on Use................................................................................................................. 130
7.5.1
On-Chip Memory Instruction Fetch..................................................................... 130
7.5.2
Instruction Fetch at Branches............................................................................... 130
7.5.3
Contention between User Break and Exception Handling................................... 131
7.5.4
Break at Non-Delay Branch Instruction Jump Destination.................................. 131
7.2
7.3
7.4
7.5
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