參數(shù)資料
型號： HM5425161BTT-75A
廠商： ELPIDA MEMORY INC
元件分類： DRAM
英文描述： 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank
中文描述： 16M X 16 DDR DRAM, 0.75 ns, PDSO66
封裝： 0.400 INCH, PLASTIC, TSOP2-66
文件頁數(shù)： 21/65頁
文件大?。?/td> 489K
代理商： HM5425161BTT-75A
HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
21
Operation of the DDR SDRAM
Power-up Sequence
The following sequence is recommended for Power-up.
(1) Apply power and attempt to maintain CKE at an LVCMOS low state (all other inputs may be undefined).
Apply V
CC
before or at the same time as V
CCQ
.
Apply V
CCQ
before or at the same time as V
TT
and V
REF
.
(2) Start clock and maintain stable condition for a minimum of 200 μs.
(3) After the minimum 200 μs of stable power and clock (CLK,
CLK
), apply NOP and take CKE high.
(4) Issue precharge all command for the device.
(5) Issue EMRS to enable DLL.
(6) Issue a mode register set command (MRS) for "DLL reset" with bit A8 set to high (An additional 200
cycles of clock input is required to lock the DLL after every DLL reset).
(7) Issue precharge all command for the device.*
1
(8) Issue 2 or more auto-refresh commands.*
1
(9) Issue a mode register set command to initialize device operation with bit A8 set to low in order to avoid
resetting the DLL.
Note: 1. Sequence of (7) and (8) may be reversed.
Power-up Sequence after CKE Goes High
Command
EMRS
PALL
MRS
REF
2 cycles (min)
2 cycles (min)
200 cycles (min)
2 cycles (min)
2 cycles (min)
t
RP
t
RC
t
RC
PALL
MRS
REF
coAny
DLL enable
DLL reset
with A8 = High
Disable DLL reset
with A8 = Low
(4)
(5)
(6)
(7)
(8)
(9)
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PDF描述
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