參數(shù)資料
型號： HY5DU283222AF-33
廠商： HYNIX SEMICONDUCTOR INC
元件分類： DRAM
英文描述： 128M(4Mx32) GDDR SDRAM
中文描述： 4M X 32 DDR DRAM, 0.6 ns, PBGA144
封裝： 12 X 12 MM, 0.80 MM PITCH, FBGA-144
文件頁數(shù)： 25/32頁
文件大?。?/td> 355K
代理商： HY5DU283222AF-33
Rev. 0.7 / Jun. 2004
25
HY5DU283222AF
AC CHARACTERISTICS - I
(AC operating conditions unless otherwise noted)
Parameter
Symbol
2
22
25
Unit
Note
Min
Max
Min
Max
Min
Max
Row Cycle Time
t
RC
23
-
21
-
18
-
CK
Auto Refresh Row Cycle Time
t
RFC
26
-
24
-
21
-
CK
Row Active Time
t
RAS
16
100K
14
100K
12
100K
CK
Row Address to Column Address Delay for Read
t
RCDRD
7
-
7
-
6
-
CK
Row Address to Column Address Delay for Write
t
RCDWR
4
-
3
-
3
-
CK
Row Active to Row Active Delay
t
RRD
4
-
4
-
4
-
CK
Column Address to Column Address Delay
t
CCD
2
-
2
-
1
-
CK
Row Precharge Time
t
RP
7
-
7
-
6
-
CK
Write Recovery Time
t
WR
4
-
4
-
3
-
CK
Last Data-In to Read Command
t
DRL
2
-
2
-
2
-
CK
Auto Precharge Write Recovery + Precharge Time
t
DAL
11
-
11
-
9
-
CK
System Clock Cycle Time
CL=5
t
CK
2
6
2.2
6
2.5
6
ns
CL=4
-
-
-
-
-
-
ns
Clock High Level Width
t
CH
0.45
0.55
0.45
0.55
0.45
0.55
CK
Clock Low Level Width
t
CL
0.45
0.55
0.45
0.55
0.45
0.55
CK
Data-Out edge to Clock edge Skew
t
AC
-0.45
0.45
-0.45
0.45
-0.6
0.6
ns
DQS-Out edge to Clock edge Skew
t
DQSCK
-0.45
0.45
-0.45
0.45
-0.6
0.6
ns
DQS-Out edge to Data-Out edge Skew
t
DQSQ
-
0.25
-
0.35
-
0.35
ns
Data-Out hold time from DQS
t
QH
tHPmin
-tQHS
-
tHPmin
-tQHS
-
tHPmin
-tQHS
-
ns
1,6
Clock Half Period
t
HP
tCH/L
min
-
tCH/L
min
-
tCH/L
min
-
ns
1,5
Data Hold Skew Factor
t
QHS
-
0.25
-
0.35
-
0.35
ns
6
Input Setup Time
t
IS
0.6
-
0.75
-
0.75
-
ns
2
Input Hold Time
t
IH
0.6
-
0.75
-
0.75
-
ns
2
Write DQS High Level Width
t
DQSH
0.45
0.55
0.4
0.6
0.4
0.6
CK
Write DQS Low Level Width
t
DQSL
0.45
0.55
0.4
0.6
0.4
0.6
CK
Clock to First Rising edge of DQS-In
t
DQSS
0.85
1.15
0.85
1.15
0.85
1.15
CK
Data-In Setup Time to DQS-In (DQ & DM)
t
DS
0.35
-
0.35
-
0.35
-
ns
3
Data-In Hold Time to DQS-In (DQ & DM)
t
DH
0.35
-
0.35
-
0.35
-
ns
3
DQS falling edge to CK setup time
tDSS
0.3
-
0.3
-
0.3
-
CK
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