參數(shù)資料
型號(hào): HYS 72V32301GR-7.5
廠商: SIEMENS AG
英文描述: 3.3V 256MB SDRAM Module(3.3V 256M位 SDRAM 模塊)
中文描述: 3.3 256MB的內(nèi)存模塊(3.3 256M位內(nèi)存模塊)
文件頁數(shù): 13/19頁
文件大?。?/td> 228K
代理商: HYS 72V32301GR-7.5
HYS 72Vxx3xxGR-7.5
PC133 Registered SDRAM-Modules
Data Book
13
1.00
SPD-Table for -7.5 Registered DIMM Modules with PLL
Byte#
Description
SPD Entry
Value
Hex
1
1
1
1
1
2
2
1
2
80
08
04
1
5
1
1
2
0
1
2
3
Number of SPD Bytes
Total Bytes in Serial PD
Memory Type
Number of Row Addresses
(without BS bits)
Number of Column Addresses 10/11
Number of DIMM Banks
Module Data Width
Module Data Width (cont’d)
Module Interface Levels
Cycle Time at CL = 3
Access Time from Clock at
CL = 3
DIMM Config (Error Det/Corr.) ECC
Refresh Rate/Type
SDRAM Width, Primary
Error Checking SDRAM Data
Width
Minimum
t
CCD
Burst Length Supported
128
256
SDRAM
12/13
0C
0C
0C
0D
0D
0D
4
5
6
7
8
9
10
0A
01
0A
01
0B
01
0A
01
0B
01
0B
02
1/2
72
0
LVTTL
7.5 ns
5.4 ns
48
00
01
75
54
11
12
13
14
02
15.6/7.8
μ
s
x4 / x8
x4 / x8
80
80
08
08
80
04
04
82
08
08
82
04
04
82
04
04
04
04
15
16
1 CLK
1, 2, 4, 8 &
(full page)
4
2 & 3
01
8F
0F
0F
0F
0F
0F
17
18
Number of SDRAM Banks
SDRAM Supported CAS
Latencies
SDRAM CS Latencies
SDRAM WE Latencies
SDRAM DIMM Module
Attributes
SDRAM Device Attributes
04
06
19
20
21
0
0
with PLL
01
01
1F
22
V
DD
tol +/–
10%
10/12 ns
0E
23
Min. Clock Cycle Time at
CL = 2
Max. Data Access Time from
Clock for CL = 2
Min. Clock Cycle Time at
CL = 1
Max. Data Access Time from
Clock at CL = 1
A0
A0
A0
C0
C0
C0
24
6.0
60
60
60
60
60
60
25
not supported
00
26
not supp.
00
相關(guān)PDF資料
PDF描述
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HYS 72V32300GR-7.5 3.3V 256MB SDRAM Module(3.3V 256M位 SDRAM 模塊)
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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HYS72V32301GR-7-C2 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:PC133 Registered SDRAM-Modules
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