參數(shù)資料
型號: HYS64D16020GDL-7-A
廠商: INFINEON TECHNOLOGIES AG
英文描述: Unbuffered DDR SDRAM SO Modules
中文描述: 無緩沖DDR SDRAM的蘇模塊
文件頁數(shù): 11/22頁
文件大?。?/td> 963K
代理商: HYS64D16020GDL-7-A
HYS64D16020GD(L)-[7/8]-A
Unbuffered DDR SDRAM SO Modules
Pin Configuration
Data Sheet
11
Rev. 1.02, 2004-01
11042003-YIV7-VK6M
Figure 2
Block Diagram: Two Rank 16M x 64 DDR-SDRAM SO-DIMM Modules using x16 Organized
128Mbit SDRAMs on Raw Card Version A
DM3
DQS2
DM2
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DM0
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D0
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DM4
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM1
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DM5
DM6
DM7
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
S0
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D4
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D2
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D6
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D3
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D1
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D7
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
D5
S
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDM
LDM
S1
LDQS
LDQS
LDQS
LDQS
LDQS
LDQS
LDQS
LDQS
UDQS
UDQS
UDQS
UDQS
UDQS
UDQS
UDQS
UDQS
DQS0
DQS1
DQS5
DQS4
DQS6
DQS7
DQS3
BA0-BA1
A0-An
RAS
CAS
WE
CKE0
CKE1
V
DD
V
SS
V
DD
ID
SDRAMS D0-D7
SDRAMS D0-D7
SDRAMS D0-D7
SDRAMS D0-D7
SDRAMS D0-D7
SDRAMS D0-D3
SDRAMS D4-D7
SDRAMS D0-D7
SDRAMS D0-D7, SPD
V
DD
and V
DD
Q
V
REF
SDRAMS D0-D7
V
DD
SPD
SPD
A0
A1
A2
Serial Presence Detect (SPD)
SCL
SA0
SA1
SA2
SDA
Note: DQ wiring may differ from that described
in this drawing; however DQ/DM/DQS
relationships are maintained as shown.
V
ID strap connections:
(for memory device V
DD
, V
Q)
Strap out (open): V
DD
= V
DD
Q
Strap in (closed): V
DD
V
DD
Q
CK0
CK0
CK1
CK1
4 loads
4 loads
#
Unless otherwise noted, resistor values are 22
±
5%
CK2
CK2
0 loads
WP
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PDF描述
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