參數(shù)資料
型號: HYS64T128021HDL
廠商: INFINEON TECHNOLOGIES AG
英文描述: 200-Pin Small Outline Dual-In-Line Memory Module
中文描述: 200引腳小外型雙列內(nèi)存模組
文件頁數(shù): 16/48頁
文件大?。?/td> 1168K
代理商: HYS64T128021HDL
HYS64T[32000/64020/128021][G/H]DL–[3.7/5]–A
512 Mbit DDR2 SDRAM
Block Diagrams
Data Sheet
16
Rev. 0.91, 2004-06
09122003-FTXN-KM26
Figure 3
Block Diagram Raw Card A (64M x 64, 2 ranks, x16)
Note
1. DQ, DQS, DQS, DM resistors are 22
±
5 %
2. S0, S1, BAn, An, RAS, CAS, WE, ODT0, ODT1,
CKEO, CKE1 resistors are 3
±
5 %
CS0
BA0, BA1
A0 - A12
RAS
CAS
WE
BA0, BA1 : SDRAMs D0 - D3
A0 - A12 : SDRAMs D0 - D3
RAS : SDRAMs D0 - D3
CAS : SDRAMs D0 - D3
WE : SDRAMs D0 - D3
Clock Wiring
Clock Input
SDRAMs
CK0, CK0
CK1, CK1
4 SDRAMs
4 SDRAMs
VDD
VSS
D0 - D7
(VDD & VDDQ)
VREF
VDDSPD
EEPROM
D0 - D7
D0 - D7
DQ36
DQ37
DQ38
DQ39
DQ32
DQ33
DQ34
DQ35
DQ44
DQ45
DQ46
DQ47
DQ40
DQ41
DQ42
DQ43
DQ60
DQ61
DQ62
DQ63
DQ56
DQ57
DQ58
DQ59
DM1
DQS1
DQS1
DM0
DQS0
DQS0
O 12
I/O 13
I/0 14
I/O 15
D1
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDQS
LDM
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/
DQS3
DM3
DM2
DQS2
DQS2
DQ20
DQ21
DQ22
DQ23
DQ16
DQ17
DQ18
DQ19
DQ28
DQ29
DQ30
DQ31
DQ24
DQ25
DQ26
DQ27
I/
I/O 12
I/O 15
D2
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 6
I/O 7
UDQS
UDQS
LDM
LDQS
LDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
DM5
DQS5
DQS5
DM4
DQS4
DQS4
O 12
I/O 13
I/0 14
I/O 15
D3
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDQS
LDM
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/
DQS7
DM7
DM6
DQS6
DQS6
DQ4
DQ5
DQ6
DQ7
DQ0
DQ1
DQ2
DQ3
DQ12
DQ13
DQ14
DQ15
DQ8
DQ9
DQ10
DQ11
DQ52
DQ53
DQ54
DQ55
DQ48
DQ49
DQ51
I/O 12
I/O 15
D0
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 6
I/O 7
UDQS
UDQS
LDM
LDQS
LDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/
O 12
I/O 13
I/0 14
I/O 15
D4
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDM
LDQS
LDQS
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
I/
O 12
I/O 13
I/0 14
I/O 15
D5
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDM
LDQS
LDQS
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
I/
O 12
I/
I/O 13
I/0 14
I/O 15
D6
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDM
LDQS
LDQS
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
O 12
I/
I/O 13
I/0 14
I/O 15
D7
CS
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
LDM
LDQS
LDQS
UDQS
I/O 8
I/O 9
I/O 10
I/O 11
CS1
ODT0
ODT1
ODT : SDRAMs D0 - D3
ODT : SDRAMs D4 - D7
CKE1
CKE : SDRAMs D4 - D7
CKE0
CKE : SDRAMs D0 - D3
A0
Serial PD
A1
SA0 SA1
SCL
SDA
WP
A2
3.0
+/- 5%
DQ-to-I/O wiring may be changed within a byte
DQ/DQS/DQS/DM/CKE/CS relationships must be maintained as shown
DQ/DQS/DQS/DM resistors are 22
+/- 5%
Address and control resistors are 3.0
+/- 5%
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PDF描述
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