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參數(shù)資料
| 型號： | HYS72D16500GR-7-A |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Low Profile DDR SDRAM-Modules |
| 中文描述： | 超薄DDR內(nèi)存模塊 |
| 文件頁數(shù)： | 19/29頁 |
| 文件大?。?/td> | 803K |
| 代理商： | HYS72D16500GR-7-A |
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HYS72D[16500/32501]GR-[7/8]-A
Low Profile Registered DDR SDRAM-Modules
Electrical Characteristics
Data Sheet
19
Rev. 1.2, 2004-06
10292003-DNYO-BD9L
3.3
AC Characteristics
Table 11
Parameter
AC Timing - Absolute Specifications PC266A and PC2100
Symbol –8
–7
DDR266A
Min.
–0.75 +0.75
–0.75 +0.75
0.45
0.45
Unit Note/
Test Condition
1)
DDR200
Min. Max.
–0.8 +0.8
–0.8 +0.8
0.45 0.55
0.45 0.55
Max.
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK2.5
t
CK2
t
DH
t
DS
t
IPW
ns
ns
t
CK
t
CK
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
0.55
0.55
2)3)4)5)
2)3)4)5)
min. (
t
CL
,
t
CH
)
2)3)4)5)
10
10
0.6
0.6
2.5
12
12
—
—
—
7.5
7.5
0.5
0.5
2.2
12
12
—
—
—
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width (each
input)
DQ and DM input pulse width (each input)
Data-out high-impedance time from CK/CK
Data-out low-impedance time from CK/CK
Write command to 1
st
DQS latching transition
DQS-DQ skew (DQS and associated DQ
signals)
Data hold skew factor
DQ/DQS output hold time
DQS input low (high) pulse width (write cycle)
t
DQSL,H
DQS falling edge to CK setup time (write cycle)
t
DSS
DQS falling edge hold time from CK (write
cycle)
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
2)3)4)5)
2)3)4)5)6)
t
DIPW
t
HZ
t
LZ
t
DQSS
t
DQSQ
2.0
–0.8 +0.8
–0.8 +0.8
0.75 1.25
—
—
1.75
–0.75 +0.75
–0.75 +0.75
0.75
—
—
ns
ns
ns
t
CK
ns
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
1.25
+0.5
2)3)4)5)
+0.6
TSOPII
2)3)4)5)
t
QHS
t
QH
—
t
HP
–
t
QHS
0.35 —
0.2
0.2
1.0
—
t
HP
–
t
QHS
0.35
0.2
0.2
0.75
ns
ns
t
CK
t
CK
t
CK
TSOPII
2)3)4)5)
2)3)4)5)
—
—
—
2)3)4)5)
—
—
2)3)4)5)
t
DSH
2)3)4)5)
t
MRD
t
WPRES
t
WPST
t
WPRE
t
IS
2
0
0.40 0.60
0.25 —
1.1
—
—
2
0
0.40
0.25
0.9
—
—
0.60
—
—
t
CK
ns
t
CK
t
CK
ns
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
—
fast slew rate
3)4)5)6)10)
1.1
—
1.0
—
ns
slow slew rate
3)4)5)6)10)
Address and control input hold time
t
IH
1.1
—
0.9
—
ns
fast slew rate
3)4)5)6)10)
1.1
—
1.0
—
ns
slow slew rate
3)4)5)6)10)
Read preamble
Read preamble setup time
Read postamble
Active to Precharge command
t
RPRE
t
RPRES
t
RPST
t
RAS
0.9
1.5
0.40 0.60
50
1.1
—
0.9
NA
0.40
1.1
t
CK
ns
t
CK
CL > 1.5
2)3)4)5)
2)3)4)5)11)
0.60
120E+3 ns
2)3)4)5)
120E+3 45
2)3)4)5)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72D16500GR | Low Profile DDR SDRAM-Modules |
| HYS72D32501GR-7-A | Low Profile DDR SDRAM-Modules |
| HYS72D16500GR-8-A | Low Profile DDR SDRAM-Modules |
| HYS72D32500GR-7F-B | Low Profile Registered DDR-I SDRAM-Modules |
| HYS72D128520GR-8-B | Connector Wall Plate; Color:Almond; Leaded Process Compatible:Yes; No. of Ports:4 RoHS Compliant: Yes |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72D16500GR-8 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DDR Synchronous DRAM |
| HYS72D16500GR-8-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Low Profile DDR SDRAM-Modules |
| HYS72D256020GR-7-A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:?2GB (256Mx72) PC2100 2-bank available 3Q02? |
| HYS72D256020GR-8-A | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:?2GB (256Mx72) PC1600 2-bank available 3Q02? |
| HYS72D256220GBR-5-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184 - Pin Registered Double-Data-Rate SDRAM Module |
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