參數(shù)資料
型號(hào): ICS1562BM-001LF
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 時(shí)鐘產(chǎn)生/分配
英文描述: 260 MHz, VIDEO CLOCK GENERATOR, PDSO16
封裝: 0.150 INCH, SKINNY, SOIC-16
文件頁(yè)數(shù): 7/20頁(yè)
文件大?。?/td> 4787K
代理商: ICS1562BM-001LF
Pin Descriptions - ICS1562B-001
PIN#
NAME
DESCRIPTION
10
CLK+
Clock out (non-inverted)
9CLK
Clock out (inverted)
7
LOAD
Load output. This output is normally at the CLK frequency divided by N1.
2
XTAL1
Quartz crystal connection 1/external reference frequency input
3
XTAL2
Quartz crystal connection 2
1
AD0
Address/Data Bit 0 (LSB)
16
AD1
Address/Data Bit 1
15
AD2
Address/Data Bit 2
14
AD3
Address/Data Bit 3 (MSB)
8
LD/N2
Divided LOAD output. See text.
4
STROBE
Control for address/data latch
13
VDD
PLL system power (+5V. See application diagram.)
12
VDDO
Output stage power (+5V)
11
IPRG
Output stage current set
5,6
VSS
Device ground. Both pins must be connected to the same ground potential.
Pin Descriptions - ICS1562B-201
PIN#
NAME
DESCRIPTION
10
CLK+
Clock out (non-inverted)
9CLK
Clock out (inverted)
7
LOAD
Load output. This output is normally at the CLK frequency divided by N1.
2
XTAL1
Quartz crystal connection 1/external reference frequency input
3
XTAL2
Quartz crystal connection 2
4
DATCLK
Data Clock (Input)
16
DATA
Serial Register Data (Input)
15
HOLD~
HOLD (Input)
14
BLANK
Blanking (Input). See Text.
8
LD/N2
Divided LOAD output/shift clock. See text.
1
EXTFBK
External feedback connection for PLL (input). See text.
13
VDD
PLL system power (+5V. See application diagram.)
12
VDDO
Output stage power (+5V)
11
IPRG
Output stage current set
5,6
VSS
Device ground. Both pins must be connected.
ICS1562B
15
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PDF描述
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參數(shù)描述
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