參數(shù)資料
型號: ICS270PGLFT
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 9/11頁
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描述: VCXO CLK TRPL PLL PROGR 20-TSSOP
標(biāo)準(zhǔn)包裝: 2,500
系列: VersaClock™
類型: 時(shí)鐘/頻率合成器,扇出緩沖器(分配)
PLL: 帶旁路
輸入: 晶體
輸出: CMOS
電路數(shù): 1
比率 - 輸入:輸出: 1:8
差分 - 輸入:輸出: 無/無
頻率 - 最大: 200MHz
除法器/乘法器: 是/是
電源電壓: 3.135 V ~ 3.465 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 20-TSSOP(0.173",4.40mm 寬)
供應(yīng)商設(shè)備封裝: 20-TSSOP
包裝: 帶卷 (TR)
其它名稱: 270PGLFT
ICS270
TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK
EPROM VCXO AND SYNTHESIZER
IDT / ICS TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK
7
ICS270
REV F 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3V ±5%, Ambient Temperature -40 to +85
° C
Note 1: External crystal device must conform with Pullable Crystal Specifications listed on page 3.
Note 2: Measured with 15 pF load.
Note 3: Duty Cycle is configuration dependent. Most configurations are min 45% / max 55%.
Thermal Characteristics
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental crystal
5
27
MHz
Output Frequency
0.314
200
MHz
Crystal Pullability
FP
0V< VIN < 3.3 V, Note 1
100
ppm
VCXO Gain
VIN = VDD/2 + 1 V,
Note 1
110
ppm/V
Output Rise/Fall Time
tOF
80% to 20%, high drive,
Note 2
1.0
ns
Output Rise/Fall Time
tOF
80% to 20%, low drive,
Note 2
2.0
ns
Duty Cycle
Note 3
40
49-51
60
%
Power-up time
PLL lock-time from
power-up
410
ms
PDTS goes high until
stable CLK output
0.6
2
ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean,
Configuration Dependent
+200
ps
Pin-to-Pin Skew
Low Skew Outputs
-250
250
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θJA
Still air
93
° C/W
θJA
1 m/s air flow
78
° C/W
θJA
3 m/s air flow
65
° C/W
Thermal Resistance Junction to Case
θJC
20
° C/W
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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