參數(shù)資料
型號(hào)： ICS281PGLFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 7/10頁
文件大小： 0K
描述： IC CLK SYNTH TRPL PLL 16-TSSOP
標(biāo)準(zhǔn)包裝： 2,500
系列： VersaClock™
類型： 時(shí)鐘/頻率合成器
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:3
差分 - 輸入:輸出： 無/無
頻率 - 最大： 200MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 帶卷 (TR)
其它名稱： 281PGLFT
ICS281
TRIPLE PLL FIELD PROG. SPREAD SPECTRUM CLOCK SYNTHESIZER
EPROM CLOCK SYNTHESIZER
IDT / ICS TRIPLE PLL FIELD PROG. SPREAD SPECTRUM CLOCK SYNTHESIZER 6
ICS281
REV F 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C
Note 1: Measured with 15 pF load.
Note 2: Duty Cycle is configuration dependent. Most configurations are min 45% / max 55%.
Thermal Characteristics
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental crystal
5
27
MHz
Clock input
3
166
MHz
Output Frequency
VDDO=VDD
0.314
200
MHz
1.8 V<VDDO<2.8 V
0.314
150
MHz
Output Rise/Fall Time
tOF
80% to 20%, high drive,
Note 1
1.0
ns
Output Rise/Fall Time
tOF
80% to 20%, low drive,
Note 1
2.0
ns
Output Rise/Fall Time
tOF
80% to 20%, high drive,
1.8 V<VDDO<2.8
Note 2
2.0
ns
Duty Cycle
Note 2
40
49-51
60
%
Output Frequency Synthesis Error
Configuration Dependent
TBD
ppm
Power-up Time
PLL lock-time from
power-up
410
ms
PDTS goes high until
stable CLK output,
Spread Spectrum Off
0.6
2
ms
PDTS goes high until
stable CLK output,
Spread Spectrum On
47
ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean.
Configuration Dependent
+200
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θJA
Still air
78
° C/W
θJA
1 m/s air flow
70
° C/W
θJA
3 m/s air flow
68
° C/W
Thermal Resistance Junction to Case
θJC
37
° C/W
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PDF描述
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參數(shù)描述
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