參數(shù)資料
型號(hào)： ICS348RIP
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 6/9頁(yè)
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描述： IC CLK SYNTHESIZER QUAD 20-QSOP
產(chǎn)品變化通告： Product Discontinuation 13/May/2009
標(biāo)準(zhǔn)包裝： 55
系列： VersaClock™
類型： 時(shí)鐘/頻率合成器
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:9
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 200MHz
除法器/乘法器： 無(wú)/是
電源電壓： 3.15 V ~ 3.45 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 20-SSOP（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 20-QSOP
包裝： 管件
其它名稱： 348RIP
ICS348
QUAD PLL FIELD PROGRAMMABLE VERSACLOCK SYNTHESIZER
EPROM CLOCK SYNTHESIZER
IDT / ICS QUAD PLL FIELD PROGRAMMABLE VERSACLOCK SYNTHESIZER 6
ICS348
REV L 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C
Note 1: Measured with 15 pF load.
Note 2: Duty Cycle is configuration dependent. Most configurations are minimum 45% and maximum 55%.
Note 3: ICS test mode output occurs for first 170 clock cycles on CLK7 for each PLL powered up. PDTS transition
high on select address change.
Thermal Characteristics
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental Crystal
5
27
MHz
Input Clock
2
50
MHz
Output Frequency
VDD=3.3 V
0.25
200
MHz
Output Rise Time
tOR
20% to 80%, Note 1
1
ns
Output Fall Time
tOF
80% to 20%, Note 1
1
ns
Duty Cycle
Note 2
40
49-51
60
%
Output Frequency Synthesis
Error
Configuration Dependent
TBD
ppm
Power-up time
PLL lock-time from
power-up, Note 3
310
ms
PDTS goes high until
stable CLK output, Note 3
0.22ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean.
Configuration Dependent
+200
ps
Pin-to-Pin Skew
Low Skew Outputs
-250
250
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θJA
Still air
135
° C/W
θJA
1 m/s air flow
93
° C/W
θJA
3 m/s air flow
78
° C/W
Thermal Resistance Junction to Case
θJC
60
° C/W
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PDF描述
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參數(shù)描述
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