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參數(shù)資料
| 型號(hào)： | ICS570MI |
| 英文描述： | Multiplier and Zero Delay Buffer |
| 中文描述： | 乘數(shù)和零延遲緩沖器 |
| 文件頁(yè)數(shù)： | 3/6頁(yè) |
| 文件大?。?/td> | 85K |
| 代理商： | ICS570MI |
ICS570A
Multiplier and Zero Delay Buffer
MDS 570A C
Integrated Circuit Systems, Inc . 525 Race Street San Jose CA 95126 (408)295-9800tel www.icst.com
3
Revision 102700
Printed 11/14/00
Electrical Specifications
Parameter
ABSOLUTE MAXIMUM RATINGS (Note 1)
Supply Voltage, VDD
Inputs
Clock Output
Ambient Operating Temperature
Conditions
Minimum
Typical
Maximum
Units
Referenced to GND
Referenced to GND
Referenced to GND
ICS570M
ICS570MI
Max of 10 seconds
7
V
V
V
°C
°C
°C
°C
-0.5
-0.5
0
-40
VDD+0.5
VDD+0.5
70
85
260
150
Soldering Temperature
Storage temperature
DC CHARACTERISTICS (VDD = 3.3V or 5.0V unless otherwise noted)
Operating Voltage, VDD
Input High Voltage, VIH, VDD=5V
Input Low Voltage, VIL, VDD=5V
Input High Voltage, VIH
Input High Voltage, VIM (mid-level)
Input Low Voltage, VIL
Output High Voltage, VOH, CMOS level
Output High Voltage, VOH
Output Low Voltage, VOL
IDD Operating Supply Current, 50 in, 100 out
IDD Operating Supply Current, 50 in, 100 out
Short Circuit Current
Input Capacitance, S1, S0
AC CHARACTERISTICS (VDD = 3.3V or 5.0V unless otherwise noted)
Input Frequency, ICLK (see table on page 2)
Output Clock Frequency, CLK
Skew of output clocks
Input skew, ICLK to FBIN Note 2
Input skew, ICLK to FBIN Note 2
Input skew, ICLK to FBIN Note 2
Input skew, ICLK to FBIN Note 2
Input skew, ICLK to FBIN Note 2
Output Clock Rise Time, 3.3V
Output Clock Fall Time, 3.3V
Output Clock Rise Time, 5V
Output Clock Fall Time, 5V
Output Clock Duty Cycle
-65
3
2
5.5
V
V
V
V
V
V
V
V
V
ICLK, FBIN
ICLK, FBIN
S0, S1
S0, S1
S0, S1
IOH=-4mA
IOH=-12mA
IOL=12mA
No Load, 5.0V
No Load, 3.3V
Each Output
0.8
VDD-0.5
VDD/2
0.5
VDD-0.4
2.4
0.4
22
12
±50
5
mA
mA
mA
pF
Note 2
2.5
10
-500
-1.0
-750
-1.5
-1.0
150
150
150
500
1.0
750
1.5
1.0
55
MHz
MHz
ps
ps
ns
ps
ns
ns
ns
ns
ns
ns
%
50
VDD=3.3V, CLK>10MHz
VDD=3.3V, CLK<5MHz
VDD=3.3V, CLK<10MHz
VDD=5V, CLK<10MHz
VDD=5V, CLK>10MHz
0.8 to 2.0V, note 3
2.0 to 0.8V, note 3
0.8 to 2.0V, note 3
2.0 to 0.8V, note 3
at VDD/2
0.75
0.75
0.5
0.5
49 to 51
45
Notes
1. Stresses beyond these can permanently damage the device
2. Assumes clocks with same rise time, measured from rising edges at VDD/2.
3. With 27
terminating resistor and 15 pF loads.
相關(guān)PDF資料 |
PDF描述 |
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