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參數(shù)資料
| 型號(hào)： | ICS580-01 |
| 英文描述： | Glitch-Free Clock Multiplexer |
| 中文描述： | 無干擾時(shí)鐘復(fù)用器 |
| 文件頁數(shù)： | 5/6頁 |
| 文件大?。?/td> | 61K |
| 代理商： | ICS580-01 |
ICS580-01
Glitch-Free Clock Multiplexer
MDS 580-01 A
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126 (408) 295-9800tel www.icst.com
5
Revision 030300
Printed 11/28/00
Parameter
ABSOLUTE MAXIMUM RATINGS
Supply voltage, VDD
Inputs and Clock Outputs
Ambient Operating Temperature
Ambient Operating Temperature, I version
Soldering Temperature
Storage temperature
DC CHARACTERISTICS (VDDC = VDDI = 3.3 V unless noted)
Operating Voltage, VDDC
Operating Voltage, VDDI
Input High Voltage, VIH, note 3
Input Low Voltage, VIL, note 3
Input High Voltage, VIH
Input Low Voltage, VIL
Output High Voltage, VOH
Output Low Voltage, VOL
Operating Supply Current, IDD
Short Circuit Current
On-chip pull-up resistor, non-clock inputs
Input Capacitance
AC CHARACTERISTICS (VDDC = VDDI = 3.3 V unless noted)
Input Frequency, INA and INB. Note 1.
Conditions
Minimum
Typical
Maximum
Units
Referenced to GND
Referenced to GND
7
V
V
°C
°C
°C
°C
-0.5
0
-40
VDD+0.5
70
85
260
150
Industrial temperature
Max of 10 seconds
-65
2.5
5.5
5.5
V
V
V
V
V
V
V
V
VDDC
(VDDC/2)+1 VDDC/2
INA and INB only
INA and INB only
Non-clock inputs
Non-clock inputs
IOH=-12mA
IOL=12mA
50 MHz inputs, no load
VDDI
(VDDC/2)-1
VDDC
0.8
VDDC/2
2
VDDC-0.5
0.5
6
mA
mA
k
pF
±70
250
4
Pull-up to VDDC
VDDC = 5 V
VDDC = 3.3 V
VDDC = 2.7 V
VDDC = 5 V
VDDC = 3.3 V
VDDC = 2.7 V
VDDI = 5 V
VDDI = 3.3 V
VDDI = 2.7 V
VDDI = 5 V
VDDI = 3.3 V
VDDI = 2.7 V
1/timeout
1/timeout
1/timeout
175
500
750
20
55
100
-250
270
220
180
8
10
12
700
2000
3000
80
210
400
1.5
1.5
250
MHz
MHz
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ps
Propagation Delay, INA or INB to output
Transition Detector Timeout, DIV=0
4
5
6
350
1000
1500
40
110
200
Transition Detector Timeout, DIV=1
Output Clock Rise Time
Output Clock Fall Time
Output Clock Skew, CLK1 to CLK2
Note 2
0
Electrical Specifications
Note 1. Frequencies less than the minimum may cause a timeout, which will not guarantee glitch-free switching unless the clock is
actually stopped.
Note 2. Assumes identically loaded outputs with identical rise times, measured at VDD/2.
Note 3. Output duty cycle is set by duty cycle of input clock at VDDC/2.
相關(guān)PDF資料 |
PDF描述 |
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