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參數(shù)資料
| 型號(hào)： | ICS650R-07ILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC NETWORKING CLK SOURCE 20-SSOP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 時(shí)鐘/頻率合成器 |
| PLL： | 帶旁路 |
| 輸入： | 時(shí)鐘，晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:7 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133.33MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-QSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 650R-07ILFT |
ICS650-07C
NETWORKING CLOCK SOURCE
CLOCK SYNTHESIZER
IDT / ICS NETWORKING CLOCK SOURCE
2
ICS650-07C
REV D 102709
Pin Assignment
Pin Descriptions
13
4
12
5
11
ACS1
8
9
10
VDD
CLKC2
CLKA2
CCS
CLKB2
DC
17
16
CLKB1
3
X1/ICLK
VDD
CLKA1
18
REFOUT
1
ACS0
X2
BCS0
20
BCS1
19
14
2
7
GND
CLKC1
OE
GND
15
6
20 pin (150 mil) SSOP
Pin
Name
Pin Type
Description
1
ACS0
Tri-level Input A clock select 0. Selects outputs on CLKA1 and CLKA2. See table below.
2
X2
XO
Crystal connection. Connect to a crystal or leave unconnected for clock input.
3
X1/ICLK
XI
Crystal connection. Connect to fundamental crystal or clock input.
4
VDD
Power
Connect to 3.3 V or 5 V. Must be same value as other VDD.
5
ACS1
Input
A clock select 1. Selects outputs on CLKA1 and CLKA2. Internal pull-up
resistor. See table below.
6
GND
Power
Connect to ground.
7
CLKC1
Output
Clock C output 1. Depends on setting of CCS per table below.
8
CLKC2
Output
Clock C output 2. Depends on setting of CCS per table below. Same as CLKC1.
9
CLKB2
Output
Clock B output 2. Depends on setting of BCS1, 0 per table below.
10
CLKB1
Output
Clock B output 1. Depends on setting of BCS1, 0 per table below.
11
CCS
Tri-level Input Clock C Select pin. Selects outputs on CLKC1 and CLKC2 per table below.
12
DC
—
Don’t Connect. Do not connect anything to this pin.
13
CLKA2
Output
Clock A output 2. Depends on setting of ACS1, 0 per table below.
14
GND
Power
Connect to ground.
15
OE
Input
Output enable. Tri-states all outputs when low. Internal pull-up resistor.
16
VDD
Power
Connect to VDD. Must be same value as other VDD.
17
CLKA1
Output
Clock A output 1. Depends on setting of ACS1, 0 per table below.
18
REFOUT
Output
Buffered reference clock output. Same frequency as crystal or clock input.
19
BCS0
Tri-level Input B clock select 0. Selects outputs on CLKB1 and CLKB2. See table below.
20
BCS1
Input
B clock select 1. Selects outputs on CLKB1 and CLKB2. See table below.
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PDF描述 |
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參數(shù)描述 |
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