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參數(shù)資料
| 型號： | ICS672M-02 |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 672 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封裝： | 0.150 INCH, SOIC-16 |
| 文件頁數(shù)： | 2/7頁 |
| 文件大?。?/td> | 160K |
| 代理商： | ICS672M-02 |
QUADRACLOCK QUADRATURE DELAY BUFFER
MDS 672-01/02 F
2
Revision 120304
Integrated Circuit Systems l 525 Race Street, San Jose, CA 95126 l tel (408) 297-1201 l
www.icst.com
ICS672-01/02
Pin Assignment
Output Clock Mode Select Table
Pin Descriptions
12
1
11
2
10
3
9
ICLK
4
CLK90
5
CLK180
6
FBCLK
7
CLK270
8
VDDIO
CLK0
VDD
GND
S2
GND
S1
16
15
14
13
S0
FBIN
VDD
S2
S1
S0
Output Clocks
0
Power-down + tri-state
00
1
x1
01
0
x2
01
1
x3
10
0
x4
10
1
x5
11
0
x6
11
1
x0.5
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
ICLK
Input
Clock input.
2
CLK90
Output Clock output (90° delayed from CLK0).
3
CLK180
Output Clock output (180° delayed from CLK0).
4
CLK270
Output
Clock output (270° delayed from CLK0).
5
VDDIO
Power Supply voltage for input and output clocks. Must not exceed VDD.
6, 7, 12
GND
Power Connect to ground.
8
S0
Input
Select input 0. See table above.
9
S1
Input
Select input 1. See table above.
10
S2
Input
Select input 2. See table above.
11, 13
VDD
Power Connect to 3.3 V or 5.0 V.
14
CLK0
Output Clock output phase aligned to ICLK.
15
FBCLK
Output Feedback clock output (0° phase shift from CLK0).
16
FBIN
Input
Feedback clock input. in normal operation, connect to FBCLK.
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