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參數(shù)資料
| 型號： | ICS673M-01ILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/8頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL BUILDING BLOCK 16SOIC |
| 標準包裝： | 48 |
| 類型： | 鎖相環(huán)路（PLL） |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 120MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.13 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 管件 |
| 其它名稱： | 673M-01ILF ICS673M-01ILF-ND |
PLL BUILDING BLOCK
MDS 673-01 L
4
Revision 051310
www.idt.com
ICS673-01
AC Electrical Characteristics
VDD = 3.3V ±5%, Ambient Temperature -40 to +85
° C, CLOAD at CLK = 15 pF, unless stated otherwise
VDD = 5.0V ±10%, Ambient Temperature -40 to +85
° C, CLOAD at CLK = 15 pF, unless stated otherwise
Note 1: Minimum input frequency is limited by loop filter design. 1 kHz is a practical minimum limit.
External Components
The ICS673-01 requires a minimum number of external
components for proper operation. A decoupling
capacitor of 0.01
μF should be connected between VDD
and GND as close to the ICS673-01 as possible. A
series termination resistor of 33
Ω may be used at the
clock output.
Special considerations must be made in choosing loop
components CS and CP. These can be found online at
http://www.idt.com
Avoiding PLL Lockup
In some applications, the ICS673-01 can “l(fā)ock up” at
the maximum VCO frequency. This is usually caused
by power supply glitches or a very slow power supply
ramp. This situation also occurs if the external divider
starts to fail at high input frequencies. The usual failure
mode of a divider circuit is that the output of the divider
begins to miss clock edges. The phase detector
interprets this as a too low output frequency and
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Output Clock Frequency
(from pin CLK)
fCLK
SEL = 1
1
100
MHz
SEL = 0
0.25
25
MHz
Input Clock Frequency
(into pins REFIN or FBIN)
fREF
Note 1
8
MHz
Output Rise Time
tOR
0.8 to 2.0V
1.2
2
ns
Output Fall Time
tOF
2.0 to 0.8V
0.75
1.5
ns
Output Clock Duty Cycle
tDC
At VDD/2
40
50
60
%
Jitter, Absolute peak-to-peak
tJ
250
ps
VCO Gain
KO
190
MHz/V
Charge Pump Current
Icp
2.5
μA
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Output Clock Frequency
(from pin CLK)
fCLK
SEL = 1
1
120
MHz
SEL = 0
0.25
30
MHz
Input Clock Frequency
(into pins REFIN or FBIN)
fREF
Note 1
8
MHz
Output Rise Time
tOR
0.8 to 2.0V
0.5
1
ns
Output Fall Time
tOF
2.0 to 0.8V
0.5
1
ns
Output Clock Duty Cycle
tDC
At VDD/2
45
50
55
%
Jitter, Absolute peak-to-peak
tJ
150
ps
VCO Gain
KO
190
MHz/V
Charge Pump Current
Icp
2.4
μA
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PDF描述 |
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參數(shù)描述 |
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