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參數(shù)資料
| 型號： | ICS843001AG-21LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SYNTHESIZER LVPECL 24-TSSOP |
| 標準包裝： | 62 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 類型： | 頻率合成器 |
| PLL： | 帶旁路 |
| 輸入： | 晶體 |
| 輸出： | LVCMOS，LVPECL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 700MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 24-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 800-2387-5 843001AG-21LF ICS843001AG-21LF-ND |
ICS843001-21
FEMTOCLOCKS CRYSTAL-TO-3.3V LVPECL FREQUENCY SYNTHESIZER
IDT / ICS LVPECL FREQUENCY SYNTHESIZER
2
ICS843001AG-21 REV. AMARCH 15, 2007
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to intenal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1VCCO_CMOS
Power
Output supply pin for REF_CLK output.
2, 3
N0, N1
Input
Pullup
Output divider select pins. Default ÷4. LVCMOS/LVTTL interface levels.
See Table 3C.
4
N2
Input
Pulldown
5VCCO_PECL
Power
Output supply pin for LVPECL output.
6, 7
Q0, Q0
Output
Differential output pair. LVPECL interface levels.
8, 23
VEE
Power
Negative supply pins.
9VCCA
Power
Analog supply pin.
10
VCC
Power
Core supply pin.
11,
12
XTAL_OUT1,
XTAL_IN1
Input
Parallel resonant crystal interface.
XTAL_OUT1 is the output, XTAL_IN1 is the input.
13,
14
XTAL_OUT0,
XTAL_IN0
Input
Parallel resonant crystal interface.
XTAL_OUT0 is the output, XTAL_IN0 is the input.
15
TEST_CLK
Input
Pulldown
LVCMOS/LVTTL clock input.
16, 17
SEL0, SEL1
Input
Pulldownp
Input MUX select pins. LVCMOS/LVTTL interface levels. See Table 3D.
18
MR
Input
Pulldown
Active HIGH Master Reset. When logic HIGH, the internal dividers are reset
causing the true output Q0 to go low and the inverted output Q0 to go high.
When logic LOW, the internal dividers and the outputs are enabled.
LVCMOS/LVTTL interface levels.
19, 20
M0, M1
Input
Pulldown
Feedback divider select pins. Default ÷32. See Table 3B
LVCMOS/LVTTL interface levels.
21
M2
Input
Pullup
22
OE_REF
Input
Pulldown
Reference clock output enable. Default Low. LVCMOS/LVTTL interface levels.
24
REF_CLK
Output
Reference clock output. LVCMOS/LVTTL interface levels.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
ROUT
Output Impedance
7
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