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參數(shù)資料
| 型號： | ICS843023AG |
| 英文描述： | 3.3V, 250MHZ LVPECL CLOCK GENERATOR |
| 中文描述： | 3.3，250MHz的LVPECL時鐘發(fā)生器 |
| 文件頁數(shù)： | 5/10頁 |
| 文件大?。?/td> | 176K |
| 代理商： | ICS843023AG |
843023AG
www.icst.com/products/hiperclocks.html
REV. A NOVEMBER 30, 2004
5
Integrated
Circuit
Systems, Inc.
ICS843023
F
EMTO
C
LOCKS
C
RYSTAL
-
TO
-
3.3V, 250MH
Z
LVPECL C
LOCK
G
ENERATOR
PRELIMINARY
A
PPLICATION
I
NFORMATION
Figure 1. C
RYSTAL
I
NPU
t I
NTERFACE
C
RYSTAL
I
NPUT
I
NTERFACE
The ICS843023 has been characterized with 18pF parallel
resonant crystals. The capacitor values, C1 and C2, shown in
Figure 1 below were determined using a 25MHz, 18pF parallel
resonant crystal and were chosen to minimize the ppm error.
The optimum C1 and C2 values can be slightly adjusted for
different board layouts.
C1
33p
X1
18pF Parallel Crystal
C2
27p
XTAL_OUT
XTAL_IN
T
ERMINATION
FOR
3.3V LVPECL O
UTPUT
The clock layout topology shown below is a typical termina-
tion for LVPECL outputs. The two different layouts mentioned
are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, terminat-
ing resistors (DC current path to ground) or current sources
must be used for functionality. These outputs are designed to
F
IGURE
2B. LVPECL O
UTPUT
T
ERMINATION
F
IGURE
2A. LVPECL O
UTPUT
T
ERMINATION
drive 50
transmission lines. Matched impedance techniques
should be used to maximize operating frequency and minimize
signal distortion. Figures 2A and 2Bshow two different layouts
which are recommended only as guidelines. Other suitable clock
layouts may exist and it would be recommended that the board
designers simulate to guarantee compatibility across all printed
circuit and clock component process variations.
V
CC
- 2V
50
50
RTT
Z
o
= 50
Z
o
= 50
FOUT
FIN
RTT =
Z
o
1
(V
OH
+ V
OL
/ V
CC
– 2) – 2
3.3V
125
125
84
84
Z
o
= 50
Z
o
= 50
FOUT
FIN
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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