參數(shù)資料
型號： ICS8705BYT
英文描述： ZERO DELAY, DIFFERENTIAL-TO-LVCMOS/LVTTL CLOCK GENERATOR
中文描述： 零延遲，DIFFERENTIAL-TO-LVCMOS/LVTTL時鐘發(fā)生器
文件頁數(shù)： 12/17頁
文件大小： 293K
代理商： ICS8705BYT
8705BY
www.icst.com/products/hiperclocks.html
REV. G JUNE 16, 2004
12
Integrated
Circuit
Systems, Inc.
ICS8705
Z
ERO
D
ELAY
, D
IFFERENTIAL
-
TO
-LVCMOS/LVTTL
C
LOCK
G
ENERATOR
C4
0.1uF
VDD
VDD
R4
1K
Zo = 50
VDD
R7
10 - 15
VDD
R2
43
RD1
Not Install
(U1-24)
(U1-32)
Logic Input Pin Examples
C3
0.1uF
R5
1K
S
C7
0.1uF
To Logic
Input
pins
(U1-9)
VDD
U1
ICS8705
1
2
3
4
5
6
7
8
9
1
1
1
1
1
1
1
17
18
19
20
21
22
23
24
3
3
3
2
2
2
2
2
SEL0
SEL1
CLK0
nc
CLK1
nCLK1
CLK_SEL
MR
V
F
S
V
Q
G
Q
V
Q2
GND
VDQ3
Q4
GND
Q5
VDDO
V
P
V
S
V
Q
G
Q
VDD=3.3V or 2.5V
To Logic
Input
pins
R4
43
VDD
C16
10u
P
R1
43
C2
0.1uF
Zo = 50
Zo = 50
(U1-12)
(U1-16)
(U1-28)
S
SEL1
RU2
Not Install
VDDA
C1
0.1uF
Ro ~ 7 Ohm
Driver_LVCMOS
(U1-20)
SEL0
C5
0.1uF
Set Logic
Input to
'1'
RU1
1K
Set Logic
Input to
'0'
C6
0.1uF
RD2
1K
C11
0.01u
L
AYOUT
G
UIDELINE
The schematic of the ICS8705 layout example is shown in
Figure 4A. The ICS8705 recommended PCB board layout
for this example is shown in Figure 4B. This layout example is
used as a general guideline. The layout in the actual system will
depend on the selected component types, the density of the
components, the density of the traces, and the stack up of the
P.C. board.
F
IGURE
4A. ICS8705 LVCMOS C
LOCK
G
ENERATOR
S
CHEMATIC
E
XAMPLE
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PDF描述
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