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參數(shù)資料
| 型號： | ICS873033AG |
| 英文描述： | HIGH SPEED, ±4 DIFFERENTIAL-TO- 3.3V, 5V LVPECL/ECL CLOCK GENERATOR |
| 中文描述： | 高速，± 4差分至為3.3V，5V的LVPECL / ECL時鐘發(fā)生器 |
| 文件頁數(shù)： | 8/16頁 |
| 文件大?。?/td> | 261K |
| 代理商： | ICS873033AG |
873033AM
www.icst.com/products/hiperclocks.html
REV. A OCTOBER 19, 2005
8
Integrated
Circuit
Systems, Inc.
ICS873033
H
IGH
S
PEED
, ÷4 D
IFFERENTIAL
-
TO
-
3.3V, 5V
LVPECL/ECL C
LOCK
G
ENERATOR
A
PPLICATION
I
NFORMATION
F
IGURE
2. S
INGLE
E
NDED
S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
W
IRING
THE
D
IFFERENTIAL
I
NPUT
TO
A
CCEPT
S
INGLE
E
NDED
L
EVELS
Figure 2
shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
VCC
R2
1K
V_REF
C1
0.1u
R1
1K
Single Ended Clock Input
PCLK
nPCLK
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
CC
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
Figure 3
shows an example of the differential input that can be
wired to accept single ended levels. The reference voltage level
V
BB
generated from the device is connected to the negative
F
IGURE
3. S
INGLE
E
NDED
LVPECL S
IGNAL
D
RIVING
D
IFFERENTIAL
I
NPUT
W
IRING
THE
D
IFFERENTIAL
I
NPUT
TO
A
CCEPT
S
INGLE
E
NDED
L
EVELS
input. The C1 capacitor should be located as close as possible
to the input pin.
PCLK
nPCLK
VBB
C1
0.1u
CLK_IN
VCC
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PDF描述 |
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