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參數(shù)資料
| 型號： | ICS873990AYLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN LV LVPECL 52-LQFP |
| 標準包裝： | 500 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | 晶體 |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:14 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 52-LQFP |
| 供應商設備封裝： | 52-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 873990AYLFT |
873990AY
www.idt.com
REV. B JULY 25, 2010
1
ICS873990
LOW VOLTAGE, LVCMOS/
CRYSTAL-TO-LVPECL/ECL CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS873990 is a low voltage, low skew, 3.3V LVPECL/
ECL Clock Generator. The ICS873990 has two selectable
clock inputs. The XTAL1 and XTAL2 are used to interface to
a crystal and the TEST_CLK pin can accept a LVCMOS or
LVTTL input. This device has a fully integrated PLL along
with frequency configurable outputs. An external feedback
input and output regenerates clocks with “zero delay”.
The four independent banks of outputs each have their own
output dividers, which allow the device to generate a
multitude of different bank frequency ratios and output-to-
input frequency ratios. The output frequency range is 25MHz
to 400MHz and the input frequency range is 6.25MHz to
125MHz. The PLL_SEL input can be used to bypass the
PLL for test and system debug purposes. In bypass mode,
the input clock is routed around the PLL and into the
internal output dividers.
The ICS873990 also has a SYNC output which can be used
for system synchronization purposes. It monitors Bank A
and Bank C outputs for coincident rising edges and signals
a pulse per the timing diagrams in this data sheet. This
feature is used primarily in applications where Bank A and
Bank C are
running at different frequencies, and is particularly useful
when they are running at non-integer multiples of each
other.
Example Applications:
1. Line Card Multiplier: Multiply 19.44MHz from a back-plane
to 77.76MHz on the line card ASIC and Serdes.
2. Zero Delay Buffer: Fan out up to thirteen 100MHz copies
from a reference clock to multiple processing units on an
embedded system.
FEATURES
14 differential LVPECL outputs
Selectable crystal oscillator interface or TEST_CLK inputs
TEST_CLK accepts the following input levels:
LVCMOS, LVTTL
Output frequency: 400MHz (maximum)
Crystal input frequency range: 10MHz to 25MHz
VCO range: 200MHz to 800MHz
Output skew: 250ps (maximum)
Cycle-to-cyle jitter: ±50ps (typical)
LVPECL mode operating voltage supply range:
V
CC = 3.135V to 3.465V, VEE = 0V
ECL mode operating voltage supply range:
V
CC = 0V, VEE = -3.465V to -3.135V
0°C to 70°C ambient operating temperature
Industrial temperature available upon request
Lead-Free package fully RoHS compliant
PIN ASSIGNMENT
52-Lead LQFP
10mm x 10mm x 1.4mm package body
Y package
Top View
V
EE
MR
PLL_EN
REF_SEL
FSEL_FB2
FSEL_FB1
FSEL_FB0
TEST_CLK
XT
AL_IN
X
TAL_OUT
V
CC
EXT_FB
nEXT_FB
nQB3
QB3
VCCO
nQA0
QA0
nQA1
QA1
nQA2
QA2
nQA3
QA3
SYNC_SEL
VCO_SEL
40
41
42
43
44
45
46
47
48
49
50
51
52
1
2
3
4
5
6
7
8
9 10 11 12 13
26
25
24
23
22
21
20
19
18
17
16
15
14
39 38 37 36 35 34 33 32 31 30 29 28 27
QC1
nQC1
QC0
nQC0
VCCO
QD1
nQD1
QD0
nQD0
VCCO
QFB
nQFB
VCCA
FSEL0
QB2
nQB2
FSEL1
QB1
nQB1
FSEL2
QB0
nQB0
V
CCO
QC2
nQC2
FSEL3
ICS873990
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