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參數(shù)資料
| 型號(hào)： | ICS8761CYLN |
| 英文描述： | LOW VOLTAGE, LOW SKEW, PCI / PCI-X CLOCK GENERATOR |
| 中文描述： | 低電壓，低歪曲的PCI / PCI - X的時(shí)鐘發(fā)生器 |
| 文件頁(yè)數(shù)： | 11/15頁(yè) |
| 文件大?。?/td> | 200K |
| 代理商： | ICS8761CYLN |
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8761CY
www.icst.com/products/hiperclocks.html
REV. C SEPTEMBER 7, 2004
11
Integrated
Circuit
Systems, Inc.
ICS8761
L
OW
V
OLTAGE
, L
OW
S
KEW
,
PCI / PCI-X C
LOCK
G
ENERATOR
S
CHEMATIC
E
XAMPLE
Figure 3 shows a schematic example of the ICS8761. In this
example, the input is driven by an ICS HiPerClockS LVHSTL
driver. The decoupling capacitors should be physically located
near the power pin. For ICS8761, the unused clock outputs can
be left floating. The optional C1 and C2 are spare footprints for
frequency fine tuning.
F
IGURE
3. ICS8761 C
LOCK
G
ENERATOR
S
CHEMATIC
E
XAMPLE
Receiver
RU1
1K
(U1,23)
C16
10u
VDDO
C17
0.1u
VDD
SP = Spare, Not Install
(U1,44)
VDD=3.3V
VDDO=3.3V
Zo = 50
Zo = 50
C9
0.1u
U1
ICS8761
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
1
1
1
2
2
2
2
2
2
2
39
38
37
36
35
34
33
3
3
3
2
2
2
5
5
5
4
48
47
46
45
44
43
42
41
40
6
6
6
6
5
5
5
5
5
5
5
6
REF_CLK
GND
VDD
XTAL_SEL
VDD
OEC
OEA
GND
G
Q
V
Q
G
Q
V
Q
G
Q
D_SELD0
OED
D_SOEB
GND
Q
V
Q
G
Q
V
G
Q
V
Q
GND
FFB_IN
VDD
FBDIV_SMR
VDD
Q
V
Q
G
Q
V
Q
G
Q
V
Q
G
VDD
(U1,46)
Set Logic
Input to '1'
VDDO
VDD
RD1
To Logic
Input pins
R6
1K
C5
0.1u
C12
0.1u
Receiver
Set Logic
Input to '0'
C3
0.1u
VDD
R3
36
R5
1K
To Logic
Input pins
C15
0.1u
R4
36
Receiver
Zo = 50
C13
0.1u
Logic Input Pin Examples
C2
SP
(U1,5)
VDDO
X1
25MHz,18pF
(U1,40)
(U1,19)
C1
SP
RD2
1K
VDDO
C8
0.1u
C11
0.1u
R1
36
C6
0.1u
VDD
(U1,58)
C10
0.1u
Zo = 50
R2
36
(U1,62)
VDD
C14
0.1u
Receiver
(U1,50)
(U1,9)
(U1,31)
(U1,54)
VDD
C7
0.1u
RU2
R7
10
(U1,27)
C4
0.1u
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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