參數(shù)資料
型號(hào)： ICS87946AYI-147LFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 7/14頁(yè)
文件大小： 0K
描述： IC CLOCK GENERATOR 32-LQFP
標(biāo)準(zhǔn)包裝： 1,000
系列： HiPerClockS™
類型： 時(shí)鐘發(fā)生器
PLL： 無(wú)
輸入： LVCMOS，LVTTL
輸出： LVCMOS，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 1:10
差分 - 輸入:輸出： 是/無(wú)
頻率 - 最大： 250MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-LQFP
供應(yīng)商設(shè)備封裝： 32-TQFP（7x7）
包裝： 帶卷 (TR)
其它名稱： 87946AYI-147LFT
ICS87946AYI-147 REVISION A AUGUST 7, 2009
2
2009 Integrated Device Technology, Inc.
ICS87946I-147 Data Sheet
LOW SKEW, ÷1, ÷2 LVCMOS/LVTTL CLOCK GENERATOR
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1
CLK_SEL
Input
Pulldown
Clock select input. When HIGH, selects CLK1.
When LOW, selects CLK0. LVCMOS / LVTTL interface levels.
2VDD
Power
Positive supply pin.
3, 4
CLK0, CLK1
Input
Pullup
Single-ended clock inputs. LVCMOS/LVTTL interface levels.
5
DIV_SELA
Input
Pulldown
Controls frequency division for Bank A outputs. See Table 3
LVCMOS/LVTTL interface levels.
6
DIV_SELB
Input
Pulldown
Controls frequency division for Bank B outputs. See Table 3.
LVCMOS/LVTTL interface levels.
7
DIV_SELC
Input
Pulldown
Controls frequency division for Bank C outputs. See Table 3.
LVCMOS/LVTTL interface levels.
8, 11, 15, 20,
24, 27, 31
GND
Power
Power supply ground.
9, 13, 17
VDDC
Power
Output supply pins for Bank C outputs.
10, 12,
14, 16
QC0, QC1,
QC2, QC3
Output
Single-ended Bank C clock outputs. LVCMOS/LVTTL interface levels.
7
typical output impedance.
18, 22
VDDB
Power
Output supply pins for Bank B outputs.
19,
21, 23
QB2,
QB1, QB0
Output
Single-ended Bank B clock outputs. LVCMOS/LVTTL interface levels.
7
typical output impedance.
25, 29
VDDA
Power
Output supply pins for Bank A outputs.
26,
28, 30
QA2,
QA1, QA0
Output
Single-ended Bank A clock outputs. LVCMOS/LVTTL interface levels.
7
typical output impedance.
32
MR/nOE
Input
Pulldown
Active HIGH Master Reset. Active LOW Output Enable. When logic HIGH, the
internal dividers are reset and the outputs are (High-Impedance). When logic
LOW, the internal dividers and the outputs are enabled. See Table 3.
LVCMOS/LVTTL interface levels.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4pF
CPD
Power Dissipation Capacitance
VDD = VDDA = VDDB = VDDC = 3.6V
25
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
ROUT
Output Impedance
7
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PDF描述
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ICS87949AYI 制造商:ICS 功能描述:
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