參數(shù)資料
型號(hào)： ICS87972DYI-147LFT
廠(chǎng)商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 16/17頁(yè)
文件大小： 0K
描述： IC CLK MULT/ZD BUFFER 52-LQFP
標(biāo)準(zhǔn)包裝： 500
系列： HiPerClockS™
類(lèi)型： 時(shí)鐘倍頻器，零延遲緩沖器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： LVCMOS，LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 3:12
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 150MHz
除法器/乘法器： 是/無(wú)
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 52-LQFP
供應(yīng)商設(shè)備封裝： 52-TQFP（10x10）
包裝： 帶卷 (TR)
其它名稱(chēng)： 87972DYI-147LFT
ICS87972I-147
LOW SKEW, 1-TO-12, LVCMOS/LVTTL CLOCK MULTIPLIER/ZERO DELAY BUFFER
IDT / ICS LVCMOS CLOCK MULTIPLIER/ZERO DELAY BUFFER
8
ICS87972DYI-147 REV. A JUNE 5, 2008
Table 5. Input Frequency Characteristics, VDD = VDDA = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
NOTE 1: Input frequency depends on the feedback divide ratio to ensure "clock * feedback divide" is in the VCO range of 240MHz to
500MHz.
Table 6. Crystal Characteristics
AC Electrical Characteristics
Table 7. AC Characteristics, VDD = VDDA = VDDO = 3.3V ± 5%, TA = -40°C to 85°C
NOTE 1: Defined as the time difference between the input reference clock and the average feedback input signal when the PLL is locked
and the input reference frequency is stable.
NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.
NOTE 4: These parameters are guaranteed by characterization. Not tested in production.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
FIN
Input Frequency
CLK0, CLK1; NOTE 1
150
MHz
XTAL1, XTAL
12
40
MHz
FRZ_CLK
20
MHz
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
Mode of Oscillation
Fundamental
Frequency
12
40
MHz
Equivalent Series Resistance (ESR)
50
Shunt Capacitance
7pF
Parameter
Symbol
Test Conditions
Minimum
Typical
Maximum
Units
fMAX
Output Frequency
÷2
150
MHz
÷4
125
MHz
÷6
83.33
MHz
÷8
62.5
MHz
t()
Static Phase
Offset; NOTE 1
CLK0
QFB ÷ 8,
In Frequency = 50MHz
-10
145
300
ps
CLK1
-65
90
245
ps
tsk(o)
Output Skew; NOTE 2, 3
200
ps
tjit(cc)
Cycle-to-Cycle Jitter; NOTE 3
All Banks ÷ 4
55
ps
fVCO
PLL VCO Lock Range
240
500
MHz
tLOCK
PLL Lock Time; NOTE 4
10
ms
tR / tF
Output Rise/Fall Time
0.8V to 2V
0.15
0.7
ns
odc
Output Duty Cycle
45
55
%
tPZL, tPZH
Output Enable Time; NOTE 4
10
ns
tPLZL, tPHZ
Output Disable Time; NOTE 4
8
ns
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PDF描述
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