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參數(shù)資料
| 型號： | ICS91730AMLF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR LOW EMI 8SOIC |
| 標準包裝： | 97 |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 80MHz |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 8-SOIC |
| 包裝： | 管件 |
| 其它名稱： | 91730AMLF |
ICS91730
LOW EMI, SPREAD MODULATING, CLOCK GENERATOR
IDT
LOW EMI, SPREAD MODULATING, CLOCK GENERATOR
3
ICS91730
REV F 061611
Table 1: Frequency Configuration (see I2C Byte0)
Above is the hard coded 5 bit (32 entry) ROM table.
FS3:0 are ONLY accessible through I2C software programming bits (byte0 bits5:7). FS4 can also be decoded from FS_IN1
latched input hardware pins.
FS_IN1
→ FS4. Upon power-up the default is to use hardware selection of FS_IN1 latched value.
FS3 = 0, FS2 = 0, FS1 = 0, FS0 = 1 upon power-up (refer to the functionality table on page 1).
To access non-default spread entries in the ROM, byte0 programming should be used. In order to change the power up
default of FS_IN1 = 1 (-1.25% down spread) to any other spread % entry, first change byte0bit 0 to software selection by
switching this bit to a ‘1’ and then program the desired percentage by changing byte0 bits 7:3.
FS4
FS3
FS2
FS1
FS0
Sprd Type Sprd %
000
00
0.60
000
01
0.80
000
10
1.00
000
11
1.25
001
00
1.50
001
01
2.00
001
10
0.50
001
11
1.00
010
00
0.60
010
01
1.00
010
10
-0.80
010
11
CTR SPD
+/-0.3
011
00
1.50
011
01
1.75
011
10
2.00
011
11
2.50
100
00
3.00
100
01
1.25
100
10
0.40
100
11
0.50
101
00
0.70
101
01
1.00
101
10
1.20
101
11
1.50
110
00
0.60
110
01
0.80
110
10
1.00
110
11
1.25
111
00
1.50
111
01
2.00
111
10
0.50
111
11
1.00
DOWN
SPREAD
(-)
DOWN
SPREAD
(-)
48in/48out
66in/66out
DOWN
SPREAD
(-)
CENTER
SPD (+/-)
14in/27out
DOWN
SPREAD
(-)
CENTER
SPD (+/-)
14in/14out
27in/27out
CENTER
SPD (+/-)
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PDF描述 |
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