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參數資料
| 型號： | ICS9250BF-12LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/12頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FREQ TIMING GENERATOR 56-SSOP |
| 標準包裝： | 1,000 |
| 類型： | 時鐘/頻率合成器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務器 |
| 輸入： | 晶體 |
| 輸出： | 時鐘 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 1:24 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-BSSOP（0.295"，7.50mm 寬） |
| 供應商設備封裝： | 56-SSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 9250BF-12LFT |
General Description
Features
ICS9250-12
Integrated
Circuit
Systems, Inc.
Block Diagram
Frequency Timing Generator for PENTIUM II/III Systems
9250-12 Rev B 2/23/00
Pin Configuration
56-pin SSOP
Generates the following system clocks:
- 4CPUclocks(2.5V,100/133MHz)
- 8 PCI clocks, including 1 free-running (3.3V, 33MHz)
- 2CPU/2clocks(2.5V,50/66MHz)
- 3IOAPICclocks(2.5V,16.67MHz)
- 4 Fixed frequency 66MHz clocks(3.3V, 66MHz)
-2REFclocks(3.3V,14.318MHz)
- 1USBclock(3.3V,48MHz)
Efficient power management through PD#, CPU_STOP#
and PCI_STOP#.
0.5% typical down spread modulation on CPU, PCI,
IOAPIC, 3V66 and CPU/2 output clocks.
Usesexternal14.318MHzcrystal.
The ICS9250-12 is a main clock synthesizer chip for
Pentium II based systems using Rambus Interface DRAMs.
This chip provides all the clocks required for such a system
when used with a Direct Rambus Clock Generator (DRCG)
chip such as the ICS9212-01, 02, 03 and a PCI buffer 9112-17.
Spread Spectrum may be enabled by driving the SPREAD#
pin active. Spread spectrum typically reduces system EMI
by 8dB to 10dB. This simplifies EMI qualification without
resorting to board design iterations or costly shielding. The
ICS9250-12 employs a proprietary closed loop design,
which tightly controls the percentage of spreading over
process and temperature variations.
The CPU/2 clocks are inputs to the DRCG.
Key Specification:
CPU Output Jitter: 150ps
IOAPIC Output Jitter: 250ps
CPU/2, 3V66, PCI Output Jitter: 250ps
CPU (0:3) CPU/2 Output Skew: <175ps
PCI_F, PCI 1:7 Output Skew: <500ps
3V66 (0:3) Output Skew <250ps
IOAPIC (0:2) Output Skew <250ps
CPU to 3V66 (0:3) Output Offset: 0.0 - 1.5ns (CPU leads)
CPU to PCI Output Offset: 1.5 - 4.0ns (CPU leads)
CPU toAPIC Output Offset 1.5 - 4.0ns (CPU leads)
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this publication without further notice. ICS advises its customers to
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information being relied upon by the customer is current and accurate.
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