參數(shù)資料
型號： ICS93V850YGT
英文描述： DDR Phase Lock Loop Clock Driver
中文描述： 復(fù)員鎖相環(huán)時(shí)鐘驅(qū)動器
文件頁數(shù)： 5/9頁
文件大小： 66K
代理商： ICS93V850YGT
5
ICS93V855
0497B—06/01/04
Switching Characteristics
T
A
= 0°C to +85°C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
3
freq
op
Application Frequency
Range
3
Input clock duty cycle
d
tin
Input clock slew rate
t
sl(I)
CLK stabilization
T
STAB
Low-to high level propagation
delay time
High-to low level propagation
delay time
Output enable time
t
en
Output disable time
t
dis
Period jitter
t
jit (per)
Half-period jitter
t
jit(hper)
Output clock slew rate
t
sl(o)
Cycle to Cycle Jitter
t
cyc
-t
cyc
Phase error
4
t
(phase error)
Output to Output Skew
t
skew
Rise Time, Fall Time
t
r
, t
f
CONDITION
MIN
33
TYP
MAX
233
UNITS
MHz
freq
App
60
170
MHz
40
1
60
2
100
%
v/ns
μs
t
PLH
1
CLK_IN to any output
5.5
ns
t
PHL
1
CLK_IN to any output
5.5
ns
PD# to any output
PD# to any output
5
5
ns
ns
ps
ps
v/ns
ps
ps
ps
ps
-75
-100
1
-75
-50
75
100
2
75
50
60
950
40
800
Load = 120
/16pF
650
Over the application
frequency range
Notes:
1.
2.
3.
4. Does not include jitter.
Switching characteristics are guaranteed for application frequency range. The PLL
Locks over the Max Clock Frequency range, but the device doe not necessarily
meet other timing parameters.
Refers to transition on noninverting output in PLL bypass mode.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies. This is due to the formula: duty cycle=twH/tc,
were the cycle (tc) decreases as the frequency goes up.
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