參數(shù)資料
型號(hào)： ICS93V857yL-125T
英文描述： 2.5V Wide Range Frequency Clock Driver
中文描述： 2.5V的寬量程頻率時(shí)鐘驅(qū)動(dòng)器
文件頁(yè)數(shù)： 5/10頁(yè)
文件大?。?/td> 82K
代理商： ICS93V857YL-125T
5
ICS93V857-XXX
0693K—03/13/03
Notes:
1.
2.
Refers to transition on noninverting output in PLL bypass mode.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies. This is due to the formula: duty cycle=t
wH
/t
c
, were
the cycle (t
c
) decreases as the frequency goes up.
Switching characteristics guaranteed for application frequency range.
Static phase offset shifted by design.
3.
4.
Timing Requirements
T
A
= 0 - 85C; Supply Voltage AVDD, VDD = 2.5 V +/- 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
3
freq
op
Application Frequency
Range
3
Input clock duty cycle
d
tin
CONDITIONS
MIN
33
MAX
233
UNITS
MHz
2.5V+0.2V
freq
App
2.5V+0.2V
60
170
MHz
40
60
%
CLK stabilization
T
STAB
100
μs
Switching Characteristics
PARAMETER
Low-to high level
propagation delay time
High-to low level propagation
delay time
Output enable time
Output disable time
Period jitter
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
t
PLH1
CLK_IN to any output
5.5
ns
t
PHL1
CLK_IN to any output
5.5
ns
t
en
t
dis
PD# to any output
PD# to any output
66/100/125/133/167MHz
100 to <170MHz
≥
170MHz to 233MHz
5
5
ns
ns
ps
ps
ps
v/ns
v/ns
ps
ps
ps
ps
t
jit (per)
-40
-100
-120
1
1
40
100
50
4
2
60
50
60
950
Input clock slew rate
Output clock slew rate
Cycle to Cycle Jitter
1
Phase error
Output to Output Skew
Rise Time, Fall Time
t
sl(I)
t
sl(o)
t
cyc
-t
cyc
t
(phase error)4
t
skew
t
r
, t
f
66/100/133/167MHz
66/100/125/133/167MHz
-50
0
40
800
Load = 120
/16pF
650
t
jit(hper)
Half-period jitter
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PDF描述
ICS93V857yL-130T 2.5V Wide Range Frequency Clock Driver
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