ICS95V850 0458G—11/21/08 Notes: 1. Refers to transition on noninverting output in PLL bypass mode. 2. While the pulse skew is almost constant ov" />
參數(shù)資料
型號： ICS95V850AG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 6/10頁
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描述： IC CLK DVR PLL 1:10 48TSSOP
產(chǎn)品變化通告： Product Discontinuation 09/Dec/2011
標(biāo)準(zhǔn)包裝： 39
類型： 時鐘緩沖器/驅(qū)動器，多路復(fù)用器
PLL： 是
主要目的： 存儲器，DDR
輸入： LVCMOS，LVDS，LVPELL，LVTTL
輸出： SSTL-2
電路數(shù)： 1
比率 - 輸入:輸出： 1:10
差分 - 輸入:輸出： 是/是
頻率 - 最大： 210MHz
電源電壓： 2.3 V ~ 2.7 V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 48-TSSOP
包裝： 管件
其它名稱： 95V850AG
5
ICS95V850
0458G—11/21/08
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
While the pulse skew is almost constant over frequency, the duty cycle error
increases at higher frequencies.This is due to the formula: duty cycle=twH/tc, where
the cycle (tc) decreases as the frequency goes up.
3.
Switching characteristics guaranteed for application frequency range.
4.
Static phase offset shifted by design.
Switching Characteristics (see note 3)
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
5.5
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
5.5
ns
Period jitter
Tjit (per)
100MHz to 200MHz
-30
30
ps
Half-period jitter
t(jit_hper)
100MHz to 200MHz
-75
30
ps
Input clock slew rate
tsl(i)
14
V/ns
Output clock slew rate
tsl(o)
12.5
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
100MHz to 200MHz
60
ps
Phase error
t(phase error)
4
-50
0
50
ps
Output to Output Skew
Tskew
60
ps
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PDF描述
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參數(shù)描述
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