參數(shù)資料
型號(hào)： ICS9DB202CFLF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 2/13頁(yè)
文件大小： 0K
描述： IC JITTER ATTENUATOR 20-SSOP
標(biāo)準(zhǔn)包裝： 64
系列： HiPerClockS™, PCI Express® (PCIe)
類型： 漂移衰減器，多路復(fù)用器
PLL： 是
主要目的： PCI Express（PCIe）
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： HCSL
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 140MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 20-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 20-SSOP
包裝： 管件
其它名稱： 9DB202CFLF
CS5532/34-BS
10
DS755F3
SWITCHING CHARACTERISTICS
(VA+ = 2.5 V or 5 V ±5%; VA- = -2.5V±5% or 0 V; VD+ = 3.0 V ±10% or 5 V ±5%;DGND = 0 V; Levels: Logic 0 = 0
V, Logic 1 = VD+; CL = 50 pF; See Figures 1 and 2.)
Notes: 27. Device parameters are specified with a 4.9152 MHz clock.
28. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.
29. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
external clock source.
Parameter
Symbol
Min
Typ
Max
Unit
Master Clock Frequency
(Note 27)
External Clock or Crystal Oscillator
MCLK
1
4.9152
5
MHz
Master Clock Duty Cycle
40
-
60
%
Rise Times
(Note 28)
Any Digital Input Except SCLK
SCLK
Any Digital Output
trise
-
50
1.0
100
-
s
ns
Fall Times
(Note 28)
Any Digital Input Except SCLK
SCLK
Any Digital Output
tfall
-
50
1.0
100
-
s
ns
Start-up
Oscillator Start-up Time
XTAL = 4.9152 MHz
(Note 29)
tost
-20-
ms
Serial Port Timing
Serial Clock Frequency
SCLK
0
-
2
MHz
Serial Clock
Pulse Width High
Pulse Width Low
t1
t2
250
-
ns
SDI Write Timing
CS Enable to Valid Latch Clock
t3
50
-
ns
Data Set-up Time prior to SCLK rising
t4
50
-
ns
Data Hold Time After SCLK Rising
t5
100
-
ns
SCLK Falling Prior to CS Disable
t6
100
-
ns
SDO Read Timing
CS to Data Valid
t7
--
150
ns
SCLK Falling to New Data Bit
t8
--
150
ns
CS Rising to SDO Hi-Z
t9
--
150
ns
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PDF描述
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參數(shù)描述
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